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확률적 컴퓨팅 곱셈 알고리즘을 이용한 SC(Stochastic Computing) 곱셈기로서,제1 입력(x)을 획득하여 이진수(Binary Number)를 확률수(Stochastic Number)로 변환하는 확률수 생성기(Stochastic Number Generator);제2 입력(w)을 이진수 형태로 획득하며 0 에 도달하면 연산완료 신호를 출력하는 다운 카운터(Down Counter);상기 다운 카운터의 연산완료 신호 전까지 상기 확률수 생성기의 출력을 입력받고, 상기 다운 카운터의 연산완료 신호에 이진수인 x·w을 출력하는 카운터;를 포함하고,상기 SC 곱셈기는 상기 제2 입력(w)에 기초하여 변동 지연 시간(variable latency)을 갖는, SC 곱셈기
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제 1 항의 SC 곱셈기;상기 SC 곱셈기를 벡터 형태의 구조로 배열하여 생성되는 매트릭스 벡터 곱셈기;상기 매트릭스 벡터 곱셈기를 사용하여 컨볼루션 신경망(convolutional neural network)의 평균 연산 시간을 경감하는 가속기;를 포함하는, 신경망 가속기
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제 1 항에 있어서,상기 SC 곱셈기는 유니폴라 인코딩(unipolar encoding)에서 기본적으로 동작하며, 바이폴라 인코딩(bipolar encoding)으로 확장 가능한, SC 곱셈기
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제 1 항에 있어서,상기 SC 곱셈기의 카운터는 x·w를 출력하거나 연속된 곱셈 결과들을 누적하여 출력하는, SC 곱셈기
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제 1 항에 있어서,상기 확률수 생성기는 이는 N 비트 유한상태기계(Finite-State Machine) 및 하나의 멀티플렉서(MUX)로 이루어지는, SC 곱셈기
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제 5 항에 있어서,상기 유한상태기계는 비트너비(bitwidth) N 마다 2N 개의 상태(state)를 가지는, SC 곱셈기
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제 1 항에 있어서,상기 SC 곱셈기는 상기 제1 입력(x)에 대해 결정적(deterministic)인, SC 곱셈기
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제 1 항에 있어서,상기 확률수 생성기는 변환된 확률수의 비트 스트림에서 1 이 균일하게 분포되도록 설계되는, SC 곱셈기
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제 1 항에 있어서,상기 확률수 생성기는 비트 병렬 처리를 지원하는, SC 곱셈기
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확률적 컴퓨팅 곱셈 알고리즘을 이용한 신경망 가속기에 의해 수행되는 신경망 가속 방법으로서,SC 곱셈기를 이용하여 제1 입력(x) 및 제2 입력(w)를 획득하여 확률적 컴퓨팅으로 x·w를 출력하는 SC 곱셈 단계;상기 SC 곱셈기를 벡터 형태의 구조로 배열하여 매트릭스 벡터 곱셈기를 생성하는 매트릭스 벡터 곱셈 단계;상기 매트릭스 벡터 곱셈기를 사용하여 컨볼루션 신경망(convolutional neural network)의 평균 연산 시간을 경감하는 가속 단계;를 포함하고,상기 SC 곱셈기는,상기 제1 입력(x)을 획득하여 이진수(Binary Number)를 확률수(Stochastic Number)로 변환하는 확률수 생성기(Stochastic Number Generator);상기 제2 입력(w)을 이진수 형태로 획득하며 0 에 도달하면 연산완료 신호를 출력하는 다운 카운터(Down Counter);상기 다운 카운터의 연산완료 신호 전까지 상기 확률수 생성기의 출력을 입력받고, 상기 다운 카운터의 연산완료 신호에 이진수인 x·w을 출력하는 카운터;를 포함하는, 신경망 가속 방법
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제 10 항에 있어서,상기 SC 곱셈기는 유니폴라 인코딩(unipolar encoding)에서 기본적으로 동작하며, 바이폴라 인코딩(bipolar encoding)으로 확장 가능한, 신경망 가속 방법
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12
제 10 항에 있어서,상기 SC 곱셈기의 카운터는 x·w를 출력하거나 연속된 곱셈 결과들을 누적하여 출력하는, 신경망 가속 방법
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13
제 10 항에 있어서,상기 확률수 생성기는 이는 N 비트 유한상태기계(Finite-State Machine) 및 하나의 멀티플렉서(MUX)로 이루어지는, 신경망 가속 방법
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14
제 13 항에 있어서,상기 유한상태기계는 비트너비(bitwidth) N 마다 2N 개의 상태(state)를 가지는, 신경망 가속 방법
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제 10 항에 있어서,상기 SC 곱셈기는 상기 제1 입력(x)에 대해 결정적(deterministic)인, 신경망 가속 방법
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제 10 항에 있어서,상기 확률수 생성기는 변환된 확률수의 비트 스트림에서 1 이 균일하게 분포되도록 설계되는, 신경망 가속 방법
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17
제 10 항에 있어서,상기 확률수 생성기는 비트 병렬 처리를 지원하는, 신경망 가속 방법
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제10항 내지 제16항 중 어느 한 항에 따른 방법을 실행하기 위한 컴퓨터 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체
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