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기판;상기 기판 상의 게이트 절연막;상기 게이트 절연막 상에 배치된 강유전 박막; 상기 강유전 박막 상의 블록킹막; 및상기 블록킹막 상의 게이트 패턴을 포함하되, 상기 강유전 박막은, 외부에서 인가된 전기장으로부터 고정된 분극을 갖는 스페이서, 및 외부에서 인가된 전기장에 의해 분극이 제어되는 강유전 도메인을 포함하되, 복수의 상기 스페이서 및 복수의 상기 강유전 도메인은, 상기 기판의 상부면과 평행한 방향으로, 교대로 그리고 반복적으로 제공되는 것을 포함하는 메모리 소자
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제1 항에 있어서, 상기 기판의 상기 상부면에 평행한 방향으로, 상기 게이트 패턴의 폭은, 상기 강유전 도메인의 폭 이상이고, 상기 강유전 도메인의 폭 및 상기 스페이서의 폭의 합보다 좁은 것을 포함하는 메모리 소자
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제1 항에 있어서, 상기 기판 상에 상기 게이트 패턴은 복수로 제공되고, 상기 게이트 패턴의 각각은, 하나의 상기 강유전 도메인과 중첩되는 것을 포함하는 메모리 소자
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제1 항에 있어서, 상기 기판의 상기 상부면에 평행한 방향으로, 상기 게이트 패턴의 폭은, 상기 강유전 도메인의 폭 및 상기 스페이서의 폭의 합보다 넓은 것을 포함하는 메모리 소자
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제1 항에 있어서, 상기 게이트 패턴은, 복수의 상기 강유전 도메인과 중첩되는 것을 포함하는 메모리 소자
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제1 항에 있어서, 하나의 상기 스페이서 및 하나의 상기 강유전 도메인이 하나의 메모리 셀을 구성하는 것을 포함하는 메모리 소자
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제1 항에 있어서, 복수의 상기 강유전 도메인들 사이에 복수의 상기 스페이서가 제공되어, 복수의 상기 강유전 도메인의 분극이 독립적으로 제어되는 것을 포함하는 메모리 소자
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기판; 상기 기판 상에 배치되고, b-lattice 방향으로 분극이 독립적으로 제어되는 복수의 강유전 도메인이 서로 이격되어 있는 강유전 박막; 및상기 강유전 박막 상의 게이트 패턴을 포함하는 반도체 소자
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제8 항에 있어서, 복수의 상기 강유전 도메인은, b-lattice 방향으로 옆으로(laterally) 서로 이격되는 것을 포함하는 반도체 소자
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제8 항에 있어서, 상기 게이트 패턴은, 적어도 하나 이상의 상기 강유전 도메인과 중첩되는 것을 포함하는 반도체 소자
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제8 항에 있어서, 상기 강유전 박막은, 도핑 원소가 도핑된 금속 산화물을 포함하고, 상기 도핑 원소는, 상기 기판의 상부면에 b-lattice 방향으로 평행한 방향으로, 상기 강유전 박막 내에서, 농도 구배를 갖는 것을 포함하는 반도체 소자
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제11 항에 있어서, 상기 도핑 원소는, Si, Al, Ge, La, Y, Ba, Sr, Ti, Zr, Sn, Sc, Ta, Nb, Fe, Pr, 또는 Sb 중에서 적어도 어느 하나를 포함하는 반도체 소자
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