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기판;상기 기판 상에 배치되는 터널링 절연막;상기 터널링 절연막 상에 배치되는 컨트롤 게이트 전극;상기 컨트롤 게이트 전극과 상기 터널링 절연막 사이에 배치되는 제1 플로팅 게이트 전극;상기 제1 플로팅 게이트 전극과 상기 터널링 절연막 사이에 배치되는 제2 플로팅 게이트 전극;상기 제1 플로팅 게이트 전극과 상기 컨트롤 게이트 전극 사이에 배치되는 제1 컨트롤 게이트 절연막;상기 제2 플로팅 게이트 전극과 상기 제1 플로팅 게이트 전극 사이에 배치되는 제2 컨트롤 게이트 절연막; 및상기 기판 상에서 상기 컨트롤 게이트 전극을 기준으로 서로 반대편에 이격하여 배치되는 소스 전극 및 드레인 전극을 포함하며,상기 컨트롤 게이트 전극은 제1 금속 물질을 포함하고,상기 제1 플로팅 게이트 전극은 제2 금속 물질을 포함하고,상기 제2 플로팅 게이트 전극은 제3 금속 물질을 포함하고,상기 제1 내지 제3 금속 물질은 서로 다르며, 상기 제2 금속 물질의 산화력은 상기 제1 금속 물질의 산화력보다 작은 반도체 소자
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제1항에 있어서,상기 제3 금속 물질의 산화력은 상기 제1 금속 물질의 산화력보다 큰 반도체 소자
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제1항에 있어서,상기 제1 금속 물질은 은, 구리 또는 코발트를 포함하고,상기 제2 금속 물질은 알루미늄을 포함하는 반도체 소자
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제1항에 있어서,상기 컨트롤 게이트 전극에 인가되는 제1 전압에 의해서 상기 제1 컨트롤 게이트 절연막에 제1 전도성 필라멘트가 형성되고,상기 제2 컨트롤 게이트 절연막에 제2 전도성 필라멘트가 형성되어 상기 제2 플로팅 게이트 전극과 상기 컨트롤 게이트 전극이 전기적으로 연결되는 반도체 소자
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제4항에 있어서,상기 제1 및 제2 전도성 필라멘트가 형성된 상태에서, 상기 컨트롤 게이트 전극에 상기 제1 전압과 반대 극성의 제2 전압을 인가하는 경우, 상기 제1 및 제2 전도성 필라멘트들이 순차적으로 파열되는 반도체 소자
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제 5항에 있어서, 상기 파열되는 제1, 제2 전도성 필라멘트에 의해서 전체 커패시턴스가 단계적으로 변경되는 반도체 소자
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제4항에 있어서,상기 제1 전도성 필라멘트는 은 이온을 포함하고,상기 제2 전도성 필라멘트는 은 이온 또는 산소 공공을 포함하는 반도체 소자
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제1항에 있어서,상기 제1 및 제2 컨트롤 게이트 절연막들은 각각 CeO2를 포함하는 반도체 소자
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제1항에 있어서,상기 제1 플로팅 게이트 전극은 적층된 제1 도전층 및 제2 도전층을 포함하고,상기 제1 도전층은 상기 컨트롤 게이트 전극과 상기 제2 도전층보다 인접하게 배치되고,상기 제2 도전층은 상기 제1 도전층보다 상기 제2 플로팅 게이트 전극에 인접하고,상기 제1 도전층은 상기 제3 금속 물질을 포함하고,상기 제2 도전층은 상기 제2 금속 물질을 포함하는 반도체 소자
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기판;상기 기판 상에 배치되는 터널링 절연막;상기 터널링 절연막 상에 배치되는 컨트롤 게이트 전극;상기 컨트롤 게이트 전극과 상기 터널링 절연막 사이에 배치되는 제1 플로팅 게이트 전극;상기 제1 플로팅 게이트 전극과 상기 터널링 절연막 사이에 배치되는 제2 플로팅 게이트 전극;상기 제1 플로팅 게이트 전극과 상기 컨트롤 게이트 전극 사이에 배치되는 제1 컨트롤 게이트 절연막;상기 제2 플로팅 게이트 전극과 상기 제1 플로팅 게이트 전극 사이에 배치되는 제2 컨트롤 게이트 절연막; 및상기 기판 상에서 상기 컨트롤 게이트 전극을 기준으로 서로 반대편에 이격하여 배치되는 소스 전극 및 드레인 전극을 포함하며,상기 컨트롤 게이트 전극은 제1 금속 물질을 포함하고,상기 제1 플로팅 게이트 전극은 제2 금속 물질을 포함하고,상기 제2 플로팅 게이트 전극은 제3 금속 물질을 포함하고,상기 제1 내지 제3 금속 물질은 서로 다르며,상기 제2 금속 물질의 이온 이동도는 상기 제1 금속 물질의 이온 이동도보다 작은 반도체 소자
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제10항에 있어서,상기 제3 금속 물질의 산화력은 상기 제1 금속 물질의 산화력 및 상기 제2 금속 물질의 산화력보다 큰 반도체 소자
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제10항에 있어서,상기 제1 및 제2 컨트롤 게이트 절연막들은 각각 CeO2를 포함하는 반도체 소자
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제10항에 있어서,상기 컨트롤 게이트 전극에 인가되는 제1 전압에 의해서 상기 제1 컨트롤 게이트 절연막에 제1 전도성 필라멘트가 형성되고,상기 제2 컨트롤 게이트 절연막에 제2 전도성 필라멘트가 형성되어 상기 제2 플로팅 게이트 전극과 상기 컨트롤 게이트 전극이 전기적으로 연결되는 반도체 소자
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제13항에 있어서,상기 제1 및 제2 전도성 필라멘트가 형성된 상태에서, 상기 컨트롤 게이트 전극에 상기 제1 전압과 반대 극성의 제2 전압을 인가하는 경우, 상기 제1 및 제2 전도성 필라멘트들이 순차적으로 파열되는 반도체 소자
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제 14항에 있어서, 상기 파열되는 제1, 제2 전도성 필라멘트에 의해서 전체 커패시턴스가 단계적으로 변경되는 반도체 소자
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제10항에 있어서,상기 제1 플로팅 게이트 전극은 적층된 제1 도전층 및 제2 도전층을 포함하고,상기 제1 도전층은 상기 컨트롤 게이트 전극과 상기 제2 도전층보다 인접하게 배치되고,상기 제2 도전층은 상기 제1 도전층보다 상기 제2 플로팅 게이트 전극에 인접하고,상기 제1 도전층은 상기 제3 금속 물질을 포함하고,상기 제2 도전층은 상기 제2 금속 물질을 포함하는 반도체 소자
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