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기판;상기 기판 상부에 제공되는 소스 영역;상기 소스 영역으로부터 상기 기판의 상면에 평행한 방향으로 이격된 드레인 영역;상기 기판 내에서, 상기 소스 영역 및 상기 드레인 영역에 각각 인접하게 제공되는 한 쌍의 정전류 형성 패턴들;상기 기판 상에서, 상기 소스 영역과 상기 드레인 영역 사이에 제공되는 게이트 전극; 및상기 게이트 전극과 상기 기판 사이에 개재되는 게이트 절연막;을 포함하되,상기 한 쌍의 정전류 형성 패턴들은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적이고,상기 기판 및 상기 한 쌍의 정전류 형성 패턴들은 제1 도전형을 갖고, 상기 소스 영역 및 상기 드레인 영역은 상기 제1 도전형과 다른 제2 도전형을 가지며,상기 한 쌍의 정전류 형성 패턴들의 각각의 도핑 농도는 상기 기판의 도핑 농도보다 높고,상기 드레인 영역 및 상기 드레인 영역의 하부에 바로 인접하게 제공된 정전류 형성 패턴 사이에 전기장이 형성되되,상기 전기장의 세기는 106 V/cm 이상인 트랜지스터 소자
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제 1 항에 있어서,상기 한 쌍의 정전류 형성 패턴들의 각각은 상기 기판의 상부에 형성되는 채널과 상기 드레인 영역의 바닥면 사이에 제공되는 트랜지스터 소자
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제 1 항에 있어서,상기 한 쌍의 정전류 형성 패턴들의 각각의 상기 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터 소자
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제 1 항에 있어서,상기 기판과 상기 소스 영역은 동일한 전압을 갖는 트랜지스터 소자
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엔모스(NMOS) 트랜지스터 소자; 및피모스(PMOS) 트랜지스터 소자;를 포함하되, 상기 엔모스 트랜지스터 소자 및 피모스 트랜지스터 소자의 각각은: 웰 영역; 상기 웰 영역 내에서, 상기 웰 영역의 상면에 평행한 방향을 따라 서로 이격된 소스 영역 및 드레인 영역; 및상기 웰 영역 내에서, 상기 소스 영역 및 상기 드레인 영역에 각각 인접하게 제공되는 한 쌍의 정전류 형성 패턴들;을 포함하고, 상기 한 쌍의 정전류 형성 패턴들은 상기 드레인 영역과 상기 웰 영역의 하부 사이에 정전류를 형성하고,상기 엔모스 트랜지스터 소자의 상기 드레인 영역 및 상기 피모스 트랜지스터 소자의 상기 드레인 영역은 전기적으로 연결되어, 서로 동일한 전압을 갖고,상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 웰 영역과 상기 한 쌍의 정전류 형성 패턴들은 서로 동일한 도전형들을 갖고, 상기 소스 영역 및 상기 드레인 영역은 상기 웰 영역 및 상기 한 쌍의 정전류 형성 패턴들과 다른 도전형을 가지며, 상기 한 쌍의 정전류 형성 패턴들의 각각의 도핑 농도는 상기 웰 영역의 도핑 농도보다 높고, 상기 드레인 영역 및 상기 드레인 영역의 하부에 바로 인접하게 제공된 정전류 형성 패턴 사이에 106 V/cm 이상의 세기를 갖는 전기장이 형성되는 삼진 인버터 장치
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제 7 항에 있어서,상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각은:상기 웰 영역 상에 제공된 게이트 전극; 및상기 게이트 전극과 상기 웰 영역의 상기 상면 사이에 개재되는 게이트 절연막을 더 포함하되,상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 삼진 인버터 장치
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제 8 항에 있어서,상기 엔모스 트랜지스터 소자의 상기 소스 영역은 상기 엔모스 트랜지스터 소자의 상기 웰 영역에 전기적으로 연결되어, 상기 엔모스 트랜지스터 소자의 상기 웰 영역과 동일한 전압을 갖고,상기 피모스 트랜지스터 소자의 상기 소스 영역은 상기 피모스 트랜지스터 소자의 상기 웰 영역에 전기적으로 연결되어, 상기 피모스 트랜지스터 소자의 상기 웰 영역과 동일한 전압을 갖는 삼진 인버터 장치
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제 7 항에 있어서,상기 엔모스 트랜지스터 소자의 상기 드레인 영역과 상기 피모스 트랜지스터 소자의 상기 드레인 영역은:상기 엔모스 트랜지스터 소자가 상기 정전류보다 우세한 채널 전류를 갖고 상기 피모스 트랜지스터 소자가 채널 전류보다 우세한 상기 정전류를 가질 때, 제1 전압을 갖고, 상기 엔모스 트랜지스터 소자가 상기 채널 전류보다 우세한 상기 정전류를 갖고 상기 피모스 트랜지스터 소자가 상기 정전류보다 우세한 상기 채널 전류를 가질 때, 제2 전압을 가지며,상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각이 상기 채널 전류보다 우세한 상기 정전류를 가질 때, 제3 전압을 갖되, 상기 제2 전압은 상기 제1 전압보다 크고,상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 갖는 삼진 인버터 장치
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제 7 항에 있어서,상기 엔모스 트랜지스터 소자 및 상기 피모스 트랜지스터 소자의 각각에서, 상기 한 쌍의 정전류 형성 패턴들의 각각의 상기 도핑 농도는 3 X 1018 cm-3 이상인 삼진 인버터 장치
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기판 상에 게이트 구조체를 형성하는 것;상기 기판의 상부에 한 쌍의 정전류 형성 패턴들을 형성하는 것; 및상기 기판의 상기 상부에 상기 한 쌍의 정전류 형성 패턴들에 각각 인접하는 소스 영역 및 드레인 영역을 형성하는 것;을 포함하되,상기 게이트 구조체는 상기 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극, 및 상기 게이트 전극의 측면들 상에 제공된 한 쌍의 스페이서들을 포함하고, 상기 한 쌍의 정전류 형성 패턴들은 상기 드레인 영역과 상기 기판 사이에 정전류를 형성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적이고, 상기 기판과 상기 한 쌍의 정전류 형성 패턴들은 동일한 도전형을 갖고,상기 소스 영역 및 상기 드레인 영역은 상기 기판 및 상기 한 쌍의 정전류 형성 패턴들과 다른 도전형을 가지며,상기 한 쌍의 정전류 형성 패턴들의 각각의 도핑 농도는 상기 기판의 도핑 농도보다 높고,상기 드레인 영역 및 상기 드레인 영역의 하부에 바로 인접하게 제공된 정전류 형성 패턴 사이에 106 V/cm 이상의 세기를 갖는 전기장이 형성되는 트랜지스터 소자의 제조 방법
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제 13 항에 있어서,상기 한 쌍의 정전류 형성 패턴들을 형성하는 것은:상기 기판의 상기 상부에 불순물을 주입하여 한 쌍의 할로우(halo) 도핑 영역들을 형성하는 것; 및상기 기판을 열처리하는 것;을 포함하되,상기 불순물은 채널과 상기 드레인 영역의 바닥면 사이에 주입되는 트랜지스터 소자의 제조 방법
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제 14 항에 있어서,상기 열처리 공정의 서멀 버짓(Thermal budget)이 제어되어, 상기 정전류의 크기를 조절하는 트랜지스터 소자의 제조 방법
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