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기판;상기 기판 상에 제공되는 정전류 형성층;상기 정전류 형성층 상에 제공되는 한 쌍의 소스/드레인 패턴들;상기 한 쌍의 소스/드레인 패턴들 사이에 제공되는 게이트 전극;상기 한 쌍의 소스/드레인 패턴들 사이에서 일 방향을 따라 연장하는 채널 패턴; 및상기 채널 패턴을 둘러싸는 게이트 절연막;을 포함하되,상기 채널 패턴은 상기 게이트 절연막 및 상기 게이트 전극을 관통하고, 상기 소스 패턴 및 상기 드레인 패턴에 전기적으로 연결되며, 상기 게이트 절연막은 상기 채널 패턴과 상기 게이트 전극을 이격시키고,상기 정전류 형성층은 상기 드레인 패턴과 상기 기판 사이에 정전류를 생성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적이고,상기 정전류 형성층과 상기 한 쌍의 소스/드레인 패턴들 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상인 트랜지스터
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제 1 항에 있어서,상기 정전류 형성층은 제1 도전형을 갖고,상기 한 쌍의 소스/드레인 패턴들은 상기 제1 도전형과 다른 제2 도전형을 가지며,상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터
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제 2 항에 있어서,상기 정전류 형성층은 상기 한 쌍의 소스/드레인 패턴들에 직접 접하는 트랜지스터
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제 1 항에 있어서,상기 게이트 절연막은 상기 게이트 전극 및 상기 한 쌍의 소스/드레인 패턴들 사이로 연장되어, 상기 게이트 전극 및 상기 한 쌍의 소스/드레인 패턴들을 이격시키는 트랜지스터
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제 1 항에 있어서,상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 게이트 스페이서들;을 더 포함하되,상기 한 쌍의 게이트 스페이서들은 상기 한 쌍의 소스/드레인 패턴들과 상기 게이트 전극 사이에 제공되어, 상기 한 쌍의 소스/드레인 패턴들과 상기 게이트 전극을 전기적으로 단선시키는 트랜지스터
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제 6 항에 있어서,상기 게이트 절연막은 상기 게이트 전극 및 상기 한 쌍의 게이트 스페이서들 사이로 연장되어, 상기 게이트 전극 및 상기 한 쌍의 게이트 스페이서들을 이격시키는 트랜지스터
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제 1 항에 있어서,채널 패턴은 복수 개로 제공되고, 상기 복수 개의 채널 패턴들은 상기 정전류 형성층의 상면에 수직한 방향을 따라 서로 이격되는 트랜지스터
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제 8 항에 있어서,상기 게이트 절연막은 상기 복수 개의 채널 패턴들과 상기 게이트 전극 사이에 제공되어, 상기 복수 개의 채널 패턴들과 상기 게이트 전극을 이격시키는 트랜지스터
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기판 상에 정전류 형성층을 형성하는 것;상기 정전류 형성층 상에 게이트 구조체를 형성하는 것; 및상기 게이트 구조체의 양 측면들 상에 한 쌍의 소스/드레인 패턴들을 각각 형성하는 것;을 포함하되,상기 게이트 구조체는, 게이트 전극, 상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 게이트 스페이서들, 상기 게이트 전극 및 상기 한 쌍의 게이트 스페이서들을 관통하는 채널 패턴들, 및 상기 채널 패턴들과 상기 게이트 전극 사이에 형성되는 게이트 절연막을 포함하고, 상기 채널 패턴들은 상기 한 쌍의 소스/드레인 패턴들에 전기적으로 연결되고, 상기 정전류 형성층은 상기 드레인 패턴과 상기 기판 사이에 정전류를 생성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적이고,상기 정전류 형성층과 상기 한 쌍의 소스/드레인 패턴들 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상인 트랜지스터 제조 방법
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제 10 항에 있어서,상기 게이트 구조체를 형성하는 것은:상기 정전류 형성층 상에 교대로 적층된 희생 패턴들 및 상기 채널 패턴들을 포함하는 적층 패턴을 형성하는 것; 상기 적층 패턴 상에서 상기 적층 패턴과 교차하는 더미 게이트 패턴을 형성하는 것;상기 더미 게이트 패턴의 양 측면들 상에 한 쌍의 게이트 스페이서들을 각각 형성하는 것; 상기 더미 게이트 패턴을 제거하는 것;상기 희생 패턴들을 제거하는 것;상기 채널 패턴들의 표면들 상에 게이트 절연막을 형성하는 것; 및상기 한 쌍의 소스/드레인 영역들 및 상기 한 쌍의 게이트 스페이서들 사이에 게이트 전극을 형성하는 것;을 포함하는 트랜지스터 제조 방법
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제 11 항에 있어서,상기 희생 패턴을 제거하는 것에 의해 노출되는 상기 한 쌍의 소스/드레인 패턴들의 표면들 상에 상기 게이트 절연막을 형성하는 것;을 더 포함하는 트랜지스터 제조 방법
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제 12 항에 있어서,상기 더미 게이트 패턴을 제거하는 것에 의해 노출되는 상기 정전류 형성층의 상면 상에 상기 게이트 절연막을 형성하는 것;을 더 포함하는 트랜지스터 제조 방법
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제 10 항에 있어서,상기 정전류 형성층은 에피택시 성장 공정에 의해 형성되는 트랜지스터 제조 방법
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제 10 항에 있어서,상기 한 쌍의 소스/드레인 패턴들은 에피택시 성장 공정에 의해 형성되는 트랜지스터 제조 방법
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엔모스(NMOS) 트랜지스터; 및피모스(PMOS) 트랜지스터;를 포함하되, 상기 엔모스 트랜지스터 및 피모스 트랜지스터의 각각은, 기판, 상기 기판 상에 제공되는 정전류 형성층, 상기 정전류 형성층 상에 제공되는 한 쌍의 소스/드레인 패턴들, 상기 한 쌍의 소스/드레인 패턴들 사이에 제공되는 게이트 전극, 상기 한 쌍의 소스/드레인 패턴들 사이에서 일 방향을 따라 연장하는 채널 패턴, 및 상기 채널 패턴을 둘러싸는 게이트 절연막을 포함하되,상기 채널 패턴은 상기 게이트 절연막 및 상기 게이트 전극을 관통하고, 상기 소스 패턴 및 상기 드레인 패턴에 전기적으로 연결되며, 상기 게이트 절연막은 상기 채널 패턴과 상기 게이트 전극을 이격시키고,상기 정전류 형성층은 상기 드레인 패턴과 상기 기판 사이에 정전류를 생성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적이며,상기 엔모스 트랜지스터의 드레인인 상기 한 쌍의 소스/드레인 패턴들 중 하나 및 상기 피모스 트랜지스터의 드레인인 상기 한 쌍의 소스/드레인 패턴들 중 하나는 서로 전기적으로 연결되고,상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 정전류 형성층과 상기 한 쌍의 소스/드레인 패턴들 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상인 삼진 인버터
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제 16 항에 있어서,상기 엔모스 트랜지스터의 상기 드레인 패턴과 상기 피모스 트랜지스터의 상기 드레인들은:상기 엔모스 트랜지스터가 상기 정전류보다 우세한 채널 전류를 갖고 상기 피모스 트랜지스터가 채널 전류보다 우세한 상기 정전류를 가진 때, 제1 전압을 갖고, 상기 엔모스 트랜지스터가 상기 채널 전류보다 우세한 상기 정전류를 갖고 상기 피모스 트랜지스터가 상기 정전류보다 우세한 상기 채널 전류를 가진 때, 제2 전압을 가지며,상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각이 상기 채널 전류보다 우세한 상기 정전류를 가진 때, 제3 전압을 갖되,상기 제2 전압은 상기 제1 전압보다 크고, 상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 갖는 삼진 인버터
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제 16 항에 있어서,상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 기판과 상기 정전류 형성층은 서로 동일한 도전형들을 갖고, 상기 정전류 형성층의 도핑 농도는 상기 기판의 도핑 농도보다 높은 삼진 인버터
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제 18 항에 있어서,상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상인 삼진 인버터
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