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제1 방향을 따라 연장하는 게이트 전극; 상기 제1 방향과 교차하는 제2 방향을 따라 상기 게이트 전극을 관통하는 채널 패턴; 상기 채널 패턴과 상기 게이트 전극 사이에 제공되는 게이트 절연막; 상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 소스/드레인 패턴들; 및상기 한 쌍의 소스/드레인 패턴들 사이에서, 상기 채널 패턴에 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 중첩하는 정전류 형성 패턴;을 포함하되, 상기 채널 패턴 및 상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들에 전기적으로 연결되고,상기 정전류 형성 패턴과 상기 한 쌍의 소스/드레인 패턴들 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상인 트랜지스터
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제 1 항에 있어서,상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들 중 드레인과 상기 정전류 형성 패턴 사이에 정전류를 생성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 트랜지스터
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제 1 항에 있어서,상기 정전류 형성 패턴은 제1 도전형을 갖고,상기 한 쌍의 소스/드레인 패턴들은 상기 제1 도전형과 다른 제2 도전형을 가지며,상기 정전류 형성 패턴의 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터
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제 1 항에 있어서,상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들에 직접 접하는 트랜지스터
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제 1 항에 있어서,상기 게이트 절연막은 상기 게이트 전극 및 상기 한 쌍의 소스/드레인 패턴들 사이로 연장되는 트랜지스터
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제 1 항에 있어서,상기 정전류 형성 패턴의 측면 상에 제공되는 소자 분리 패턴;을 더 포함하되,상기 정전류 형성 패턴 및 상기 소자 분리 패턴은 상기 제1 방향을 따라 배열되는 트랜지스터
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제 7 항에 있어서,상기 정전류 형성 패턴은 상기 소자 분리 패턴의 상면으로부터 돌출되는 트랜지스터
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제 1 항에 있어서,상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 게이트 스페이서들;을 더 포함하되,상기 한 쌍의 게이트 스페이서들은 상기 한 쌍의 소스/드레인 패턴들과 상기 게이트 전극 사이에 제공되는 트랜지스터
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제 1 항에 있어서,상기 정전류 형성 패턴은 상기 제2 방향을 따라 연장되어, 상기 한 쌍의 소스/드레인 패턴들의 바닥면들 상에 제공되는 트랜지스터
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11
제 1 항에 있어서,채널 패턴은 복수 개로 제공되고, 상기 복수 개의 채널 패턴들은 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 서로 이격되는 트랜지스터
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기판 상에 정전류 형성 패턴 및 한 쌍의 소자 분리 패턴들을 형성하는 것;상기 정전류 형성 패턴 및 상기 한 쌍의 소자 분리 패턴들 상에 게이트 구조체를 형성하는 것; 및상기 게이트 구조체의 양 측면들 상에 한 쌍의 소스/드레인 패턴들을 각각 형성하는 것;을 포함하되,상기 게이트 구조체는, 게이트 전극, 상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 게이트 스페이서들, 상기 게이트 전극 및 상기 한 쌍의 게이트 스페이서들을 관통하는 채널 패턴들, 및 상기 채널 패턴들과 상기 게이트 전극 사이에 형성되는 게이트 절연막을 포함하고, 상기 정전류 형성 패턴은 상기 한 쌍의 소자 분리 패턴들 사이에 형성되고,상기 채널 패턴들은 상기 한 쌍의 소스/드레인 패턴들에 전기적으로 연결되고,상기 정전류 형성 패턴과 상기 한 쌍의 소스/드레인 패턴들 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상인 트랜지스터 제조 방법
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제 12 항에 있어서,상기 게이트 구조체를 형성하는 것은:상기 정전류 형성 패턴 상에 교대로 적층된 희생 패턴들 및 상기 채널 패턴들을 포함하는 적층 패턴을 형성하는 것; 상기 적층 패턴 상에 상기 적층 패턴과 교차하는 더미 게이트 패턴을 형성하는 것;상기 더미 게이트 패턴의 양 측면들 상에 상기 한 쌍의 게이트 스페이서들을 각각 형성하는 것; 상기 더미 게이트 패턴을 제거하는 것;상기 희생 패턴들을 제거하는 것;상기 채널 패턴들의 표면들 상에 게이트 절연막을 형성하는 것; 및상기 한 쌍의 게이트 스페이서들 사이에 게이트 전극을 형성하는 것;을 포함하는 트랜지스터 제조 방법
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제 13 항에 있어서,상기 게이트 절연막은 상기 더미 게이트 패턴을 제거하는 것 및 상기 희생 패턴을 제거하는 것에 의해 노출되는 상기 정전류 형성 패턴, 상기 한 쌍의 소스/드레인 패턴들, 상기 한 쌍의 게이트 스페이서들, 및 상기 한 쌍의 소스/드레인 패턴들의 표면들을 덮는 트랜지스터 제조 방법
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제 12 항에 있어서,상기 정전류 형성 패턴은 에피택시 성장 공정에 의해 형성되는 트랜지스터 제조 방법
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엔모스(NMOS) 트랜지스터; 및피모스(PMOS) 트랜지스터;를 포함하되, 상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각은, 제1 방향을 따라 연장하는 게이트 전극, 상기 제1 방향과 교차하는 제2 방향을 따라 상기 게이트 전극을 관통하는 채널 패턴, 상기 채널 패턴과 상기 게이트 전극 사이에 제공되는 게이트 절연막, 상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 소스/드레인 패턴들, 및 상기 한 쌍의 소스/드레인 패턴들 사이에서, 상기 채널 패턴에 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 중첩하는 정전류 형성 패턴을 포함하되, 상기 채널 패턴 및 상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들에 전기적으로 연결되고, 상기 엔모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 어느 하나 및 상기 피모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 하나는 서로 전기적으로 연결되고,상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 정전류 형성 패턴과 상기 한 쌍의 소스/드레인 패턴들 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상인 삼진 인버터
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제 16 항에 있어서,상기 엔모스 트랜지스터의 상기 정전류 형성 패턴은 상기 엔모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 상기 어느 하나와 상기 엔모스 트랜지스터의 상기 정전류 형성 패턴 사이에 정전류를 생성하고, 상기 피모스 트랜지스터의 상기 정전류 형성 패턴은 상기 피모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 상기 어느 하나와 상기 피모스 트랜지스터의 상기 정전류 형성 패턴 사이에 정전류를 생성하고, 상기 정전류는 상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 게이트 전극둘에 인가되는 게이트 전압으로부터 독립적인 삼진 인버터
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제 16 항에 있어서,상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 정전류 형성 패턴의 도핑 농도는 상기 채널 패턴의 도핑 농도보다 높고,상기 정전류 형성 패턴의 도핑 농도는 3 X 1018 cm-3 이상인 삼진 인버터
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제 16 항에 있어서,상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각은, 상기 정전류 형성 패턴의 측면 상에 제공되는 한 쌍의 소자 분리 패턴들;을 더 포함하되,상기 정전류 형성 패턴은 상기 한 쌍의 소자 분리 패턴들의 상면들로부터 돌출되는 삼진 인버터
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