1 |
1
정전류 형성층;상기 정전류 형성층 상에 제공되는 소스 영역 및 드레인 영역;상기 소스 영역 및 상기 드레인 영역 사이에 제공되는 채널층; 상기 채널층 상에 제공되는 게이트 전극; 및상기 게이트 전극과 상기 채널층 사이에 제공되는 게이트 절연막;을 포함하되,상기 소스 영역 및 상기 드레인 영역은 각각 서로 다른 도전형들을 갖고, 상기 정전류 형성층은 상기 드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성하는 터널 전계효과트랜지스터
|
2 |
2
제 1 항에 있어서,상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 터널 전계효과트랜지스터
|
3 |
3
제 1 항에 있어서,상기 정전류 형성층 및 상기 소스 영역은 제1 도전형을 갖고,상기 드레인 전극은 제2 도전형을 갖는 터널 전계효과트랜지스터
|
4 |
4
제 1 항에 있어서,상기 정전류 형성층의 도핑 농도는 상기 채널층의 도핑 농도보다 높은 터널 전계효과트랜지스터
|
5 |
5
제 4 항에 있어서,상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상인 터널 전계효과트랜지스터
|
6 |
6
제 1 항에 있어서,상기 드레인 영역과 상기 정전류 형성층 사이에 전기장이 형성되고,상기 전기장의 세기는 106 V/cm 이상인 터널 전계효과트랜지스터
|
7 |
7
제 1 항에 있어서,상기 정전류 형성층은 상기 드레인 영역에 인접하게 배치되어, 상기 드레인 영역에 전기적으로 연결되는 터널 전계효과트랜지스터
|
8 |
8
제 7 항에 있어서,상기 정전류 형성층은 상기 소스 영역에 인접한 영역으로 연장하는 터널 전계효과트랜지스터
|
9 |
9
제1 방향으로 연장하는 핀 구조체;상기 제1 방향과 교차하는 제2 방향으로 연장하는 게이트 전극; 및상기 핀 구조체와 상기 게이트 전극 사이에 제공되는 게이트 절연막;을 포함하되,상기 핀 구조체는, 상기 핀 구조체의 하부에 제공되는 정전류 형성층, 및 상기 정전류 형성층 상에 제공되는 소스 영역 및 드레인 영역을 포함하고,상기 소스 영역 및 상기 드레인 영역은 각각 서로 다른 도전형들을 갖고, 상기 정전류 형성층은 상기 드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성하는 터널 전계효과트랜지스터
|
10 |
10
제 9 항에 있어서,상기 핀 구조체는 상기 제2 방향을 따라 상기 게이트 전극과 중첩하는 터널 전계효과트랜지스터
|
11 |
11
제 9 항에 있어서,상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 터널 전계효과트랜지스터
|
12 |
12
제 9 항에 있어서,상기 정전류 형성층 및 상기 소스 영역은 제1 도전형을 갖고,상기 드레인 전극은 제2 도전형을 갖는 터널 전계효과트랜지스터
|
13 |
13
제 9 항에 있어서,상기 핀 구조체는, 상기 소스 영역 및 상기 드레인 영역 사이에 제공되는 채널층을 더 포함하되,상기 정전류 형성층의 도핑 농도는 상기 채널층의 도핑 농도보다 높은 터널 전계효과트랜지스터
|
14 |
14
제 13 항에 있어서,상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상인 터널 전계효과트랜지스터
|
15 |
15
제 9 항에 있어서,상기 드레인 영역과 상기 정전류 형성층 사이에 전기장이 형성되고,상기 전기장의 세기는 106 V/cm 이상인 터널 전계효과트랜지스터
|
16 |
16
제 9 항에 있어서,상기 정전류 형성층은 상기 드레인 영역에 인접하게 배치되어, 상기 드레인 영역에 전기적으로 연결되는 터널 전계효과트랜지스터
|
17 |
17
제 16 항에 있어서,상기 정전류 형성층은 상기 제1 방향으로 연장되어, 상기 소스 영역 및 상기 드레인 영역과 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 중첩하는 터널 전계효과트랜지스터
|
18 |
18
제1 웰 영역 및 제2 웰 영역, 상기 제1 웰 영역 및 상기 제2 웰 영역 상에 각각 제공되는 제1 정전류 형성층 및 제2 정전류 형성층, 상기 제1 정전류 형성층 상에 제공되는 제1 소스 영역, 제1 채널층, 및 제1 드레인 영역, 상기 제2 정전류 형성층 상에 제공되는 제2 소스 영역, 제2 채널층, 및 제2 드레인 영역, 상기 제1 채널층 및 상기 제2 채널층 상에 각각 제공되는 제1 게이트 전극 및 제2 게이트 전극;을 포함하되,상기 제1 소스 영역 및 상기 제1 드레인 영역은 각각 서로 다른 도전형들을 갖고, 상기 제2 소스 영역 및 상기 제2 드레인 영역은 각각 서로 다른 도전형들을 가지며, 상기 제1 정전류 형성층은 상기 제1 드레인 영역과 상기 제1 정전류 형성층 사이에 제1 정전류를 형성하고, 상기 제2 정전류 형성층은 상기 제2 드레인 영역과 상기 제2 정전류 형성층 사이에 제2 정전류를 형성하는 삼진 인버터
|
19 |
19
제 18 항에 있어서,상기 제1 정전류 및 제2 정전류는 각각 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 인가되는 게이트 전압들로부터 독립적인 삼진 인버터
|
20 |
20
제 18 항에 있어서,상기 제1 정전류 형성층 및 상기 제1 소스 영역은 제1 도전형을 갖고,상기 제1 드레인 전극은 상기 제1 도전형과 다른 제2 도전형을 가지며,상기 제2 정전류 형성층 및 상기 제2 소스 영역은 상기 제2 도전형을 갖고,상기 제2 드레인 전극은 상기 제1 도전형을 갖는 삼진 인버터
|