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배면 전극;상기 배면 전극 상에 서로 이격되어 위치하는 제1 강유전체 패턴(ferroelectric pattern) 및 제2 강유전체 패턴;상기 제1 강유전체 패턴 상부에 위치하는 제1 전극 및 상기 제2 강유전체 패턴 상부에 위치하는 제2 전극;상기 제1 전극과 상기 제2 전극 사이에 연결되고, 제1 타입으로 도핑된 제1 채널과 제2 타입으로 도핑된 제2 채널을 포함하는 채널부; 및 상기 채널부 상부에 위치하는 게이트 스택을 포함하는 양극성 트랜지스터
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제1항에 있어서, 상기 배면 전극은, 제1 패턴부와 제2 패턴부 및 연장부를 포함하고, 상기 제1 패턴부 및 상기 제2 패턴부는 상기 연장부와 각각 연결되고, 상기 제1 패턴부 및 상기 제2 패턴부는 서로 이격된 양극성 트랜지스터
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제2항에 있어서, 상기 제1 강유전체 패턴은 상기 제1 패턴부 상에 형성되고, 상기 제2 강유전체 패턴은 상기 제2 패턴부 상에 형성되는 양극성 트랜지스터
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제1항에 있어서, 상기 양극성 트랜지스터는, 적어도 상기 제1 강유전체 패턴 및 제2 강유전체 패턴과 상기 제1 전극 및 2 전극 및 상기 채널부 사이를 절연하는 절연층을 더 포함하는 양극성 트랜지스터
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제1항에 있어서, 상기 제1 채널 및 상기 제2 채널은 서로 이격되어 있으며, 상기 제1 채널은 N 타입으로 도핑된 반도체이고, 상기 제2 채널은 P 타입으로 도핑된 반도체인 양극성 트랜지스터
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제1항에 있어서, 상기 채널부는 반도체로, 상기 제1 채널은 상기 채널부의 일부가 N 타입으로 도핑된 영역이고,상기 제2 채널은 상기 채널부의 다른 일부가 P 타입으로 도핑된 영역으로, 상기 제1 채널 및 상기 제2 채널은 동일한 상기 반도체에 위치하는 양극성 트랜지스터
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제1항에 있어서, 상기 게이트 스택은, 적어도 상기 채널부 상에 위치하는 게이트 절연막 및 상기 게이트 절연막 상에 위치하는 게이트 전극을 포함하는 양극성 트랜지스터
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제7항에 있어서, 상기 양극성 트랜지스터는, 상기 게이트 스택의 측면에 위치하는 스페이서를 더 포함하는 양극성 트랜지스터
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제7항에 있어서, 상기 게이트 전극, 상기 제1 전극 및 상기 제2 전극은 반도체, 금속 및 금(Au), 크롬(Cr), 타이타늄(Ti), 질화타이타늄(TiN), 팔라듐(Pd), 플래티넘(Pt) 및 도체 중 어느 하나 이상을 포함하고, 상기 제1 강유전체 패턴 및 제2 강유전체 패턴은, HZO(Zr:HfO2), Al:HfO2 및 Si:HfO2 P(VDF-TrFE) (poly(vinylidenefluoride-co-trifluoroethylene), PVDF, polytrifluoroethylene, odd-numbered nylon 중 어느 하나 이상을 포함하는 강유전성 유기물, PZT, BaTiO3 및 PbTiO3 중 어느 하나 이상을 포함하는 강유전성 무기물 중 어느 하나 이상을 포함하는 양극성 트랜지스터
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제1항에 있어서, 상기 배면 전극에는 다이폴 제어 신호가 제공되고, 상기 제1 강유전체 패턴 및 제1 강유전체 패턴에 형성되는 다이폴들의 방향은 상기 다이폴 제어 신호에 따라 제어되는 양극성 트랜지스터
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11
제10항에 있어서, 상기 다이폴 제어 신호는, 펄스 열로, 상기 펄스 열의 진폭, 펄스폭, 듀티비 및 펄스의 개수에 따라 상기 다이폴들의 극성 변화 특성이 제어되는 양극성 트랜지스터
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기판;상기 기판 상에 형성된 절연막; 상기 절연막 상부에 위치하는 제1 전극 및 제2 전극;상기 절연막 상부에 위치하여 상기 제1 전극과 상기 제2 전극 사이에 연결되고, 제1 타입으로 도핑된 제1 채널과 제2 타입으로 도핑된 제2 채널을 포함하는 채널부;상기 적어도 채널부 상부에 위치하는 제1 강유전체 패턴(ferroelectric pattern) 및 제2 강유전체 패턴; 및 상기 제1 강유전체 패턴 및 상기 제2 강유전체 패턴의 상층에 위치하는 게이트를 포함하는 양극성 트랜지스터
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제12항에 있어서, 상기 양극성 트랜지스터는, 적어도 상기 제1 강유전체 패턴, 제2 강유전체 패턴과 상기 채널부를 절연하는 절연층을 더 포함하는 양극성 트랜지스터
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제13항에 있어서, 상기 절연층은 상기 게이트와 상기 채널부를 절연하는 양극성 트랜지스터
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제12항에 있어서, 상기 제1 강유전체 패턴의 상기 기판 방향 정사영(projection)은 상기 제1 및 제2 채널의 상기 기판 방향 정사영의 적어도 일부가 겹쳐지고(overlap),상기 제2 강유전체 패턴의 상기 기판 방향 정사영은 상기 제1 및 제2 채널의 상기 기판 방향 정사영의 적어도 일부가 겹쳐지는 양극성 트랜지스터
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제12항에 있어서, 상기 제1 채널 및 상기 제2 채널은 서로 이격되어 있으며, 상기 제1 채널은 N 타입으로 도핑된 반도체이고, 상기 제2 채널은 P 타입으로 도핑된 반도체인 양극성 트랜지스터
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제12항에 있어서, 상기 채널부는 반도체로, 상기 제1 채널은 상기 채널부의 일부가 N 타입으로 도핑된 영역이고,상기 제2 채널은 상기 채널부의 다른 일부가 P 타입으로 도핑된 영역으로, 상기 제1 채널 및 상기 제2 채널은 동일한 상기 반도체에 위치하는 양극성 트랜지스터
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제12항에 있어서, 상기 게이트 전극, 상기 제1 전극 및 상기 제2 전극은 반도체, 금속, 금(Au), 크롬(Cr), 타이타늄(Ti), 질화타이타늄(TiN), 팔라듐(Pd) 및 플래티넘(Pt) 중 어느 하나 이상을 포함하고, 상기 제1 강유전체 패턴 및 제2 강유전체 패턴은, HZO(Zr:HfO2), Al:HfO2 및 Si:HfO2 P(VDF-TrFE) (poly(vinylidenefluoride-co-trifluoroethylene), PVDF, polytrifluoroethylene, odd-numbered nylon 중 어느 하나 이상을 포함하는 강유전성 유기물, PZT, BaTiO3 및 PbTiO3 중 어느 하나 이상을 포함하는 강유전성 무기물 중 어느 하나 이상을 포함하는 양극성 트랜지스터
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제12항에 있어서, 상기 게이트에는 다이폴 제어 신호 및 게이트 신호가 제공되고, 상기 다이폴 제어 신호는 펄스 열이고, 상기 채널 제어 신호는 직류 신호인 양극성 트랜지스터
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제19항에 있어서, 상기 다이폴 제어 신호는, 상기 제1 강유전체 패턴 및 제1 강유전체 패턴에 형성되는 다이폴들의 방향을 제어하고, 상기 펄스 열의 진폭, 펄스폭, 듀티비 및 펄스의 개수 중 어느 하나 이상으로 상기 다이폴들의 극성 변화 특성을 제어하는 양극성 트랜지스터
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제19항에 있어서, 상기 다이폴 제어 신호의 진폭은 상기 채널 제어 신호의 크기에 비하여 큰 양극성 트랜지스터
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제12항에 있어서, 상기 기판은, 유리 기판 및 반도체 기판 중 어느 하나인 양극성 트랜지스터
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제12항에 있어서, 상기 양극성 트랜지스터는, 상기 게이트 전극의 측면에 형성된 스페이서를 더 포함하는 양극성 트랜지스터
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