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반도체 기판;상기 반도체 기판 상부에 배치된 채널층;상기 채널층을 사이에 두고 서로 이격되어 배치되되, 상기 채널층의 양측면에 각각 접하도록 배치된 소스 전극과 드레인 전극; 및상기 채널층 상에 배치된 게이트 스택을 포함하고,상기 채널층은 상기 게이트 스택과 겹치는 제1 영역 및 상기 게이트 스택으로부터 노출된 제2 영역을 포함하는 3단자 시냅스 소자
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제1항에 있어서,상기 제1 영역은 가변저항 성분을 갖고, 상기 제2 영역은 고정저항 성분을 갖는 것인 3단자 시냅스 소자
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제1항에 있어서,상기 채널층의 전체 저항값은 상기 제1 영역의 저항값과 상기 제2 영영역의 저항값을 합한 저항값인 것인 3단자 시냅스 소자
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제1항에 있어서,상기 채널층의 전체 저항값은 다음식에 따르고,여기서,Rch1 : 상기 제1 영역의 저항값Rch2 : 상기 제2 영역의 저항값Lch1 : 상기 제1 영역의 길이Lch : 상기 채널층의 전체 길이Wch : 상기 채널층의 폭을 각각 나타내는 것인 3단자 시냅스 소자
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제1항에 있어서,상기 채널층의 최소 저항값은 상기 제1 영역에서의 저항값이 0일 때의 상기 채널층의 저항값인 것인 3단자 시냅스 소자
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제1항에 있어서,상기 게이트 스택 내에 형성된 활성 이온은, 상기 게이트 스택에서 상기 제1 영역으로 또는 상기 제1 영역에서 상기 게이트 스택으로 이동되는 것인 3단자 시냅스 소자
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제1항에 있어서,상기 채널층은 Pr0
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제1항에 있어서, 상기 게이트 스택은,상기 제1 영역 상에 배치된 중간층;상기 중간층 상에 배치된 이온 저장층; 및상기 이온 저장층 상에 배치된 게이트 전극을 포함하는 3단자 시냅스 소자
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제8항에 있어서,상기 제1 영역은 상기 중간층과 접하고, 상기 제2 영역은 상기 중간층으로부터 노출되는 것인 3단자 시냅스 소자
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반도체 기판 상에 배치된 채널층이 게이트 스택과 겹치는 제1 영역 및 상기 게이트 스택으로부터 노출된 제2 영역을 포함하는 3단자 시냅스 소자에 있어서,상기 제1 영역의 길이 변화에 따른 상기 채널층의 전체 저항값을 각각 측정하는 단계;상기 측정된 채널층의 전체 저항값을 이용하여 상기 제2 영역의 저항값을 도출하는 단계;상기 도출된 제2 영역의 저항값을 이용하여 상기 제1 영역의 저항값을 계산하는 단계;상기 채널층의 최소 저항값을 계산하는 단계; 및상기 최소 저항값을 이용하여 상기 채널층의 최대 컨덕턴스값을 계산하는 단계를 포함하는 3단자 시냅스 소자의 최대 컨덕턴스 제한 방법
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제10항에 있어서, 상기 채널층의 전체 저항값을 각각 측정하는 단계는,상기 측정된 채널층의 전체 저항값을 이용하여 추세선(trend line)을 설정하는 단계를 더 포함하는 3단자 시냅스 소자의 최대 컨덕턴스 제한 방법
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제10항에 있어서,상기 제1 영역의 저항값 및 상기 최소 저항값을 계산하는 단계는 다음식에 따르고,여기서,Rch1 : 상기 제1 영역의 저항값Rch2 : 상기 제2 영역의 저항값Lch1 : 상기 제1 영역의 길이Lch : 상기 채널층의 전체 길이Wch : 상기 채널층의 폭을 각각 나타내는 것인 3단자 시냅스 소자의 최대 컨덕턴스 제한 방법
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제10항에 있어서, 상기 채널층의 최소 저항값을 계산하는 단계에서,상기 채널층의 최소 저항값은 상기 제1 영역에서의 저항값이 0일 때의 상기 채널층의 저항값인 것인 3단자 시냅스 소자의 최대 컨덕턴스 제한 방법
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제10항에 있어서, 상기 게이트 스택은,상기 제1 영역 상에 배치된 중간층;상기 중간층 상에 배치된 이온 저장층; 및상기 이온 저장층 상에 배치된 게이트 전극을 포함하는 3단자 시냅스 소자의 최대 컨덕턴스 제한 방법
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