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반도체 기판 상에 구비된 드리프트층;상기 드리프트층 상부에 구비되며, 서로 일정 간격 이격되어 배치된 제1 게이트 패턴 및 제2 게이트 패턴;상기 제1 게이트 패턴 및 상기 제2 게이트 패턴들 사이의 상기 드리프트층 상에 구비되며, 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴들과 전기적으로 분리된 플로팅 도전 패턴; 상기 드리프트층 내에 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴과 오버랩되도록 구비된 베이스 영역; 및상기 베이스 영역 상단부에 위치한 소스 영역 을 포함하는 것을 특징으로 하는 MOSFET 소자
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제1 항에 있어서, 상기 제1 게이트 패턴, 플로팅 도전 패턴 및 상기 제2 게이트 패턴의 양측면 및 하부면에 게이트 산화막을 더 포함하며, 상기 제1 게이트 패턴, 상기 제2 게이트 패턴과 상기 플로팅 도전 패턴 사이의 게이트 산화막은 250 내지 300nm 두께인 것을 특징으로 하는 MOSFET 소자
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제1 항에 있어서,상기 반도체 기판 및 상기 제1 게이트 패턴 및 제2 게이트 패턴은 제1 도전형이며, 상기 플로팅 도전 패턴은 제2 도전형인 것을 특징으로 하는 MOSFET 소자
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제1 항에 있어서,상기 반도체 기판은 하부에 드레인 메탈 라인을 더 포함하고, 상기 제1 게이트 패턴, 플로팅 도전 패턴 및 제2 게이트 패턴이 형성된 전체 상부에 상기 베이스 영역과 접촉하는 소스 메탈 라인을 더 포함하는 것을 특징으로 하는 MOSFET 소자
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제1 항에 있어서, 상기 제1 게이트 패턴의 일측은 상기 베이스 영역의 일측과 일직선상에 위치하도록 구비되며, 상기 제2 게이트 패턴의 타측은 상기 베이스 영역 타측과 일직선상에 위치하도록 구비되는 것을 특징으로 하는 MOSFET 소자
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반도체 기판 상부에 드리프트층을 형성하는 단계;상기 드리프트층 내에 베이스 영역을 형성하고, 상기 베이스 영역 상단에 소스 영역을 형성하는 단계;상기 베이스 영역 및 소스 영역이 형성된 상기 드리프트층 상부에 게이트 도전 물질을 증착하는 단계;상기 게이트 도전 물질을 식각하여 상기 드리프트층의 상기 베이스 영역과 중첩되는 제1 게이트 패턴 및 제2 게이트 패턴을 형성하는 단계; 및상기 제1 게이트 패턴 및 상기 제2 게이트 패턴들 사이의 상기 드리프트층 상에 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴들과 소정 거리 이격된 플로팅 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법
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제6 항에 있어서, 상기 제1 게이트 패턴, 플로팅 도전 패턴 및 상기 제2 게이트 패턴의 양측면 및 하부면에 게이트 산화막을 형성하는 단계를 더 포함하며, 상기 제1 게이트 패턴, 상기 제2 게이트 패턴과 상기 플로팅 도전 패턴 사이의 게이트 산화막은 250 내지 300nm 두께인 것을 특징으로 하는 MOSFET 소자의 제조 방법
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제6 항에 있어서,상기 반도체 기판 및 상기 제1 게이트 패턴 및 제2 게이트 패턴은 제1 도전형이며, 상기 플로팅 도전 패턴은 제2 도전형인 것을 특징으로 하는 MOSFET 소자의 제조 방법
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제6 항에 있어서,상기 반도체 기판은 하부에 드레인 메탈 라인을 형성하는 단계를 더 포함하고, 상기 제1 게이트 패턴, 플로팅 도전 패턴 및 제2 게이트 패턴이 형성된 전체 상부에 절연막을 형성하는 단계;상기 절연막을 식각하여 상기 베이스 영역을 오픈시키는 절연막 패턴을 형성하는 단계; 및상기 절연막 패턴을 포함하는 전체 상부에 상기 베이스 영역과 접촉하는 소스 메탈 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법
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제6 항에 있어서, 상기 제1 게이트 패턴의 일측은 상기 베이스 영역의 일측과 일직선상에 위치하도록 구비되며, 상기 제2 게이트 패턴의 타측은 상기 베이스 영역 타측과 일직선상에 위치하도록 구비되는 것을 특징으로 하는 특징으로 하는 MOSFET 소자의 제조 방법
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