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수신 데이터 스트로브 신호를 수신하고 제1 중간 데이터 스트로브 신호를 출력하되, 정적 오프셋을 제공하는 DQS 입력 버퍼;상기 제1 중간 데이터 스트로브 신호를 수신하고 제2 중간 데이터 스트로브 신호를 출력하는 오프셋 제어 회로; 및상기 제2 중간 데이터 스트로브 신호를 수신하고 클린 데이터 스트로브 신호를 출력하는 듀티 조정 버퍼를 포함하고,상기 오프셋 제어 회로는 상기 클린 데이터 스트로브 신호를 이용하여 동적 오프셋을 제공하는 메모리 인터페이스 장치
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제1항에 있어서,상기 오프셋 제어 회로는 상기 클린 데이터 스트로브 신호에 따라 턴 온되어 상기 동적 오프셋을 변화시키는 2 개의 오프셋 제어 트랜지스터를 포함하는, 메모리 인터페이스 장치
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제2항에 있어서,상기 클린 데이터 스트로브 신호 중 제1 클린 데이터 스트로브 신호가 하이(high)인 경우, 상기 오프셋 제어 트랜지스터 중 제2 오프셋 제어 트랜지스터가 턴 온되는, 메모리 인터페이스 장치
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제2항에 있어서,상기 클린 데이터 스트로브 신호 중 제2 클린 데이터 스트로브 신호가 하이인 경우, 상기 오프셋 제어 트랜지스터 중 제1 오프셋 제어 트랜지스터가 턴 온되는, 메모리 인터페이스 장치
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제2항에 있어서,상기 수신 데이터 스트로브 신호 중 제1 수신 데이터 스트로브 신호가 하이인 경우, 상기 오프셋 제어 트랜지스터 중 제2 오프셋 제어 트랜지스터가 턴 온되는, 메모리 인터페이스 장치
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제5항에 있어서,상기 턴 온된 제2 오프셋 제어 트랜지스터는 상기 DQS 입력 버퍼의 제2 노드를 풀 다운(pull down)하여, 양의 동적 오프셋을 제공하는 메모리 인터페이스 장치
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제2항에 있어서,상기 수신 데이터 스트로브 신호 중 제2 수신 데이터 스트로브 신호가 하이인 경우, 상기 오프셋 제어 트랜지스터 중 제1 오프셋 제어 트랜지스터가 턴 온되는, 메모리 인터페이스 장치
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8
제7항에 있어서,상기 턴 온된 제1 오프셋 제어 트랜지스터는 상기 DQS 입력 버퍼의 제1 노드를 풀 다운하여, 음의 동적 오프셋을 제공하는 메모리 인터페이스 장치
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9
제2항에 있어서,상기 수신 데이터 스트로브 신호 중 제1 수신 데이터 스트로브 신호는 로우(low)이고, 상기 제2 수신 데이터 스트로브 신호가 하이에서 로우로 변화하는 경우, 상기 오프셋 제어 트랜지스터 중 제1 오프셋 제어 트랜지스터가 턴 온되는, 메모리 인터페이스 장치
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제1항에 있어서,상기 정적 오프셋은 DC(Direct Current) 오프셋인, 메모리 인터페이스 장치
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제1항에 있어서,상기 정적 오프셋은 상기 DQS 입력 버퍼에서 차동 구조를 이루는 대칭 트랜지스터의 사이즈를 다르게 설정함으로써 제공되는, 메모리 인터페이스 장치
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제1항에 있어서,상기 수신 데이터 스트로브 신호는 차동 데이터 스트로브 신호인, 메모리 인터페이스 장치
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제1항에 있어서,상기 듀티 조정 버퍼는 상기 정적 오프셋으로 인한 듀티 에러(duty error)를 조정하는, 메모리 인터페이스 장치
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제1 수신 데이터 스트로브 신호를 수신하는 제1 수신 트랜지스터;제2 수신 데이터 스트로브 신호를 수신하고 상기 제1 수신 트랜지스터와 차동 구조를 이루는 제2 수신 트랜지스터;제1 노드를 통해 상기 제2 수신 트랜지스터와 연결되고, 상기 제2 수신 데이터 스트로브 신호가 하이인 경우 턴 온되어 상기 제1 노드를 풀 다운하는 제1 오프셋 제어 트랜지스터; 및제2 노드를 통해 상기 제1 수신 트랜지스터와 연결되고, 상기 제1 수신 데이터 스트로브 신호가 하이인 경우 턴 온되어 상기 제2 노드를 풀 다운하는 제2 오프셋 제어 트랜지스터를 포함하는메모리 인터페이스 장치
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제14항에 있어서,상기 제1 노드 및 상기 제2 노드의 신호를 입력받아 클린 데이터 스트로브 신호를 출력하는 듀티 조정 버퍼를 더 포함하는 메모리 인터페이스 장치
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제15항에 있어서,상기 클린 데이터 스트로브 신호는 상기 제1 오프셋 제어 트랜지스터 및 상기 제2 오프셋 제어 트랜지스터의 게이트에 제공되는, 메모리 인터페이스 장치
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제16항에 있어서,상기 제1 오프셋 제어 트랜지스터는, 상기 클린 데이터 스트로브 신호 중 제2 클린 데이터 스트로브 신호가 하이인 경우 턴 온되는, 메모리 인터페이스 장치
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제16항에 있어서,상기 제2 오프셋 제어 트랜지스터는, 상기 클린 데이터 스트로브 신호 중 제1 클린 데이터 스트로브 신호가 하이인 경우 턴 온되는, 메모리 인터페이스 장치
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제14항에 있어서,상기 제1 수신 데이터 스트로브 신호는 로우이고, 상기 제2 수신 데이터 스트로브 신호가 하이에서 로우로 변화하는 경우, 상기 제1 오프셋 제어 트랜지스터가 턴 온되는, 메모리 인터페이스 장치
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제14항에 있어서,상기 제1 수신 트랜지스터와 상기 제2 수신 트랜지스터의 사이즈는 다르게 설정되는, 메모리 인터페이스 장치
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