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다수 개의 서브픽셀 영역(sub-pixel sites)이 형성된 제1전극을 포함하는 하부 전극라인;서브픽셀 영역마다 적어도 2개가 구비되도록 배치되며, 제1도전성 반도체층, 광활성층, 제2도전성 반도체층을 포함하고, 층들의 적층방향인 두께와 적층방향에 수직한 횡단면에서 장축의 길이 간 비가 1: 0
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다수 개의 서브픽셀 영역(sub-pixel sites)이 형성된 제1전극을 포함하는 하부 전극라인;각각 독립적으로 청색, 녹색 또는 적색을 발광하며, 제1도전성 반도체층, 광활성층, 제2도전성 반도체층을 포함하고, 층들의 적층방향인 두께와 적층방향에 수직한 횡단면에서 장축의 길이 간 비가 1: 0
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제1항 또는 제2항에 있어서,상기 초박형 LED 소자의 두께 방향 일 측 및 제1전극 내 서브픽셀 영역 중 어느 한 쪽 또는 양 쪽에는 초박형 LED 소자를 두께방향으로 세워서 배치시키기 위한 배열유도층 더 포함하며, 상기 배열유도층은 자성층, 전하층 또는 결합층인 풀-컬러 LED 디스플레이
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제1항 또는 제2항에 있어서,상기 초박형 LED 소자는 최대면 면적이 16 ㎛2 이하인 풀-컬러 LED 디스플레이
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제1항 또는 제2항에 있어서,상기 초박형 LED 소자는 두께가 2㎛ 이하인 풀-컬러 LED 디스플레이
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제1항 또는 제2항에 있어서,상기 초박형 LED 소자에서 제1도전성 반도체층은 n형 III-질화물 반도체층이고, 광활성층에서 재결합되는 전자와 전공의 수가 균형이 이루어지도록 광활성층에 인접하는 제1도전성 반도체층 일면에 대향하는 반대면 상에 전자지연층을 더 포함하는 풀-컬러 LED 디스플레이
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제6항에 있어서,상기 전자지연층은 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, GaTe, SiC, ZnO, ZnMgO, SnO2, TiO2, In2O3, Ga2O3, Si, 폴리(파라-페닐렌 비닐렌)(poly(para-phenylene vinylene)) 및 이의 유도체, 폴리아닐린(polyaniline), 폴리(3-알킬티오펜)(poly(3-alkylthiophene)) 및 폴리(파라페닐렌)(poly(paraphenylene))로 이루어진 군에서 선택된 1종 이상을 포함하는 풀-컬러 LED 디스플레이
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제6항에 있어서,상기 제1도전성 반도체층은 도핑된 n형 III-질화물 반도체층이며, 상기 전자지연층은 도핑농도가 상기 제1도전성 반도체층보다 낮은 III-질화물 반도체인 풀-컬러 LED 디스플레이
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제1항 또는 제2항에 있어서,상기 초박형 LED 소자의 노출된 측면을 둘러싸는 보호피막을 더 포함하는 풀-컬러 LED 디스플레이
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10
제1항 또는 제2항에 있어서,상기 초박형 LED 소자의 제1도전성 반도체층은 n형 III-질화물 반도체층이고, 제2도전성 반도체층은 p형 III-질화물 반도체층이며, 제2도전성 반도체층의 노출된 측면, 또는 제2도전성 반도체층 노출된 측면과 광활성층 적어도 일부의 노출된 측면을 둘러싸서 노출된 측면 표면쪽의 정공을 중심쪽으로 이동시키기 위한 정공푸싱피막 및상기 제1도전성 반도체층의 노출된 측면을 둘러싸서 노출된 측면 표면쪽의 전자를 중심쪽으로 이동시키기 위한 전자푸싱피막 중 적어도 어느 하나의 피막을 더 포함하는 풀-컬러 LED 디스플레이
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제10항에 있어서,초박형 LED 소자는 상기 정공푸싱피막과 전자푸싱피막을 모두 포함하며, 상기 전자푸싱피막은 제1도전성 반도체층, 광활성층 및 제2도전성 반도체층의 측면을 둘러싸는 최외피막으로 구비되는 풀-컬러 LED 디스플레이
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제10항에 있어서,상기 정공푸싱피막은 AlNX, ZrO2, MoO, Sc2O3, La2O3, MgO, Y2O3, Al2O3, Ga2O3, TiO2, ZnS, Ta2O5 및 n-MoS2 로 이루어진 군에서 선택된 1종 이상을 포함하는 풀-컬러 LED 디스플레이
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제10항에 있어서,상기 전자푸싱피막은 Al2O3, HfO2, SiNx, SiO2, ZrO2, Sc2O3, AlNx 및 Ga2O3로 이루어진 군에서 선택된 1종 이상을 포함하는 풀-컬러 LED 디스플레이
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제1항에 있어서,상기 광색은 청색, 백색 또는 UV인 풀-컬러 LED 디스플레이
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(1) 다수 개의 서브픽셀 영역(sub-pixel sites)이 형성된 제1전극을 포함하는 하부 전극라인을 준비하는 단계;(2) 적층된 제1도전성 반도체층, 광활성층, 제2도전성 반도체층을 포함하며 적층방향인 두께와 적층방향에 수직한 횡단면에서 장축의 길이 간 비가 1: 0
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(Ⅰ) 다수 개의 서브픽셀 영역(sub-pixel sites)이 형성된 제1전극을 포함하는 하부 전극라인을 준비하는 단계;(Ⅱ) 적층된 제1도전성 반도체층, 광활성층, 제2도전성 반도체층을 포함하며 적층방향인 두께와 적층방향에 수직한 횡단면에서 장축의 길이 간 비가 1: 0
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