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반도체 기판, 상기 반도체 기판은 단결정 실리콘 또는 다결정 실리콘을 포함하고;상기 반도체 기판 상의 제1 절연층, 상기 제1 절연층은 상면의 일부가 리세스된 국부 영역을 포함하고;상기 제1 절연층의 상기 국부 영역 상에 제공되는 채널 층;상기 채널 층의 일 측면 상에 제공되는 실리사이드;상기 채널 층 상에 제공되는 제어 게이트; 상기 채널 층과 상기 제어 게이트 사이에 제공되는 게이트 절연막; 및상기 채널 층과 상기 실리사이드 사이의 계면에 중첩되도록 배치된 극성 컨트롤 게이트를 포함하되,상기 극성 컨트롤 게이트는 상기 제어 게이트로부터 이격되고,상기 채널 층은 단결정 실리콘을 포함하는 반도체 소자
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제1 항에 있어서,상기 제1 절연층은 홀을 더 포함하고,상기 홀은 상기 국부 영역과 이격되게 배치되는 반도체 소자
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제1 항에 있어서,상기 홀은 상기 국부 영역과 인접하여 이어지는 반도체 소자
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제1 항에 있어서,상기 극성 컨트롤 게이트는 복수개로 제공되어 제1 극성 컨트롤 게이트 및 제2 극성 컨트롤 게이트를 포함하고,상기 제1 극성 컨트롤 게이트는 상기 채널 층의 제1 측면과 중첩되고,상기 제2 극성 컨트롤 게이트는 상기 채널 층의 제2 측면과 중첩되는 반도체 소자
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제1 항에 있어서,상기 채널 층은 에피택셜 측면 성장 공정으로부터 형성된 반도체 소자
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제1 항에 있어서,상기 채널 층의 상면의 레벨은 상기 제1 절연층의 상기 국부 영역 외부에서의 상면의 레벨과 동일한 반도체 소자
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제1 항에 있어서,상기 제1 절연층은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 또는 금속 산화물을 포함하는 반도체 소자
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제1 항에 있어서,상기 제어 게이트의 폭은 상기 채널 층의 폭보다 더 작은 반도체 소자
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제1 항에 있어서,상기 실리사이드는 상기 국부 영역의 가장자리에 배치되는 반도체 소자
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반도체 기판, 상기 반도체 기판은 단결정 실리콘 또는 다결정 실리콘을 포함하고;상기 반도체 기판 상의 제1 절연층;상기 제1 절연층 내부에 제공된 극성 컨트롤 게이트; 및상기 제1 절연층 및 상기 극성 컨트롤 게이트 상에 순차적으로 적층된 게이트 절연 패턴, 채널 층, 게이트 절연막, 및 제어 게이트를 포함하되,상기 극성 컨트롤 게이트의 적어도 일부는 상기 채널 층과 수직적으로 중첩되며,상기 채널 층은 단결정 실리콘을 포함하는 반도체 소자
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제10 항에 있어서,상기 제1 절연층은 홀을 더 포함하고,상기 홀은 상기 국부 영역과 이격되게 배치되는 반도체 소자
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제10 항에 있어서,상기 채널 층의 일 측면 상에 배치되는 실리사이드를 더 포함하는 반도체 소자
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제12 항에 있어서,상기 제어 게이트의 일 측면은 상기 채널 층과 상기 실리사이드 사이의 계면과 일직선 상에 배치되는 반도체 소자
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제10 항에 있어서,상기 제어 게이트의 폭은 상기 채널 층의 폭과 동일한 반도체 소자
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제10 항에 있어서,상기 채널 층은 에피택셜 측면 성장 공정으로부터 형성된 반도체 소자
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반도체 기판 상에 제1 절연층을 형성하는 것, 상기 반도체 기판은 단결정 실리콘 또는 다결정 실리콘을 포함하고;상기 제1 절연층을 식각하여 국부 영역 및 홀을 형성하는 것, 상기 홀을 통해 상기 반도체 기판의 상면 중 일부가 노출되고;상기 홀에 의해 노출된 상기 반도체 기판 상면을 시드로 하여 에피 층을 성장시키는 것, 상기 에피 층은 상기 제1 절연층 표면 상으로 돌출되며;상기 에피 층에서 상기 제1 절연층의 상기 표면을 따라 에피택셜 측면 성장 공정을 수행하는 것, 상기 에피택셜 측면 성장 공정에 따라 상기 국부 영역 내에 상기 에피 층이 형성되고;상기 제1 절연층의 상기 표면이 노출될 때까지 평탄화 공정을 수행하여, 상기 국부 영역 내에 채널 층을 형성하는 것; 상기 채널 층 상에 게이트 절연막을 형성하는 것 및상기 게이트 절연막 상에 제어 게이트 및 상기 제어 게이트로부터 이격된 극성 컨트롤 게이트를 형성하는 것을 포함하는 반도체 소자의 제조방법
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제16 항에 있어서,상기 국부 영역과 상기 홀은 인접하여 이어지는 반도체 소자의 제조방법
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제16 항에 있어서,상기 국부 영역과 상기 홀은 이격되어 배치되는 반도체 소자의 제조방법
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제18 항에 있어서,상기 극성 컨트롤 게이트는 상기 채널 층과 상기 실리사이드의 계면과 중첩되도록 형성되는 반도체 소자의 제조방법
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제16 항에 있어서,상기 에피 층은 등방적으로 형성되는 반도체 소자의 제조방법
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