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행 별로 복수의 워드 라인을 포함하는 메모리 배열에서 복사 이벤트에 의한 멀티비트 오류 위험을 감소 시키고, 비트 라인 멀티플렉싱을 통해 배열 밀도를 증가 시키기 위한 비트 인터리빙 회로를 포함하고, 상기 비트 인터리빙 회로는, 인접한 두 비트 셀이 동시에 액세스되지 않고, 동일한 행의 복수의 워드 라인 중 짝수 열의 셀을 수평 방향으로 반전하여 두 개의 소스 라인을 하나의 소스 라인으로 결합함으로써 동일한 행의 연속된 두 비트 셀 간에 단일 소스 라인을 공유하는 플립 SOT-MRAM(Flipped SOT-MRAM; F-SOT-MRAM) 회로 구조를 갖고, 상기 플립 SOT-MRAM 회로는, 읽기 동작을 위한 트렌지스터(RFET)의 폭(WRFET) 및 쓰기 동작을 위한 트렌지스터(WFET)의 폭(WWFET)이 모두 6 보다 작을 경우, 수평 치수는 하기식과 같고, 여기서, WM2M은 최소 메탈 간격, WM은 최소 메탈 폭을 나타내는 SOT-MRAM 회로
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제1항에 있어서, 상기 플립 SOT-MRAM 회로는, 읽기 동작을 위한 트렌지스터(RFET)의 폭(WRFET) 또는 쓰기 동작을 위한 트렌지스터(WFET)의 폭(WWFET) 중 어느 하나 이상이 6 보다 크거나 같을 경우, 수평 치수는 하기식과 같고, 여기서, WA2A는 최소 액티브 간격을 나타내는 SOT-MRAM 회로
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제1항에 있어서, 상기 플립 SOT-MRAM 회로는, 메모리 작동을 위해 하나의 셀에 접근하는 것이 단일 소스 라인을 공유하고 있는 또 다른 셀에 방해가 되지 않도록 단일 소스 라인을 공유하는 한 쌍의 인접한 두 비트 셀을 바이어싱하는 SOT-MRAM 회로
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행 별로 복수의 워드 라인을 포함하는 메모리 배열에서 복사 이벤트에 의한 멀티비트 오류 위험을 감소 시키고, 비트 라인 멀티플렉싱을 통해 배열 밀도를 증가 시키기 위한 비트 인터리빙 회로를 포함하고, 상기 비트 인터리빙 회로는, 인접한 두 비트 셀이 동시에 액세스되지 않고, 동일한 행의 복수의 워드 라인 중 짝수 열의 셀을 180도 회전하여 두 개의 소스 라인을 하나의 소스 라인으로 결합함으로써 동일한 행의 연속된 두 비트 셀 간에 단일 소스 라인을 공유하는 회전 SOT-MRAM(Rotated SOT-MRAM; R-SOT-MRAM) 회로 구조를 갖고, 상기 회전 SOT-MRAM 회로는, 읽기 동작을 위한 트렌지스터(RFET)의 폭(WRFET) 및 쓰기 동작을 위한 트렌지스터(WFET)의 폭(WWFET)의 평균에 의해 결정되는 수평 치수는 하기식과 같고, 여기서, WA2A는 최소 액티브 간격을 나타내는SOT-MRAM 회로
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제5항에 있어서, 상기 회전 SOT-MRAM 회로는, 메모리 작동을 위해 하나의 셀에 접근하는 것이 단일 소스 라인을 공유하고 있는 또 다른 셀에 방해가 되지 않도록 단일 소스 라인을 공유하는 한 쌍의 인접한 두 비트 셀을 바이어싱하는 SOT-MRAM 회로
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