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효율적인 메모리 접근 방식을 이용한 뉴럴 네트워크 연산 가속 방법 및 장치

  • 기술번호 : KST2022021015
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 뉴럴 네트워크 연산 가속 방법 및 장치가 개시된다. 일 실시예에 따른 뉴럴 네트워크 연산 가속 장치는, 뉴럴 네트워크 연산을 위한 데이터 및 상기 데이터가 저장되는 메모리에 대한 정보를 수신하는 수신기와, 상기 정보에 기초하여 상기 데이터를 저장하기 위한 상기 메모리의 인터리빙(interleaving) 단위를 결정하고, 상기 인터리빙 단위에 기초하여 상기 메모리에 대한 접근 간격(access interval)을 결정하고, 상기 인터리빙 단위 및 상기 접근 간격에 기초하여 메모리에 저장된 상기 뉴럴 네트워크 연산을 수행하기 위한 상기 데이터의 상기 메모리 상의 주소를 결정하고, 상기 주소에 기초하여 상기 뉴럴 네트워크 연산을 수행하는 프로세서를 포함한다.
Int. CL G06N 3/063 (2006.01.01) G06F 13/16 (2006.01.01) G06F 13/28 (2006.01.01)
CPC G06N 3/063(2013.01) G06F 13/1647(2013.01) G06F 13/28(2013.01)
출원번호/일자 1020210054199 (2021.04.27)
출원인 건국대학교 산학협력단
등록번호/일자
공개번호/일자 10-2022-0147280 (2022.11.03) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2021.04.27)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 건국대학교 산학협력단 대한민국 서울특별시 광진구

발명자

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번호 이름 국적 주소
1 왕주호 서울특별시 서초구
2 허준수 서울특별시 마포구
3 박성정 서울특별시 광진구

대리인

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번호 이름 국적 주소
1 특허법인 무한 대한민국 서울특별시 강남구 언주로 ***, *층(역삼동,화물재단빌딩)

최종권리자

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번호 이름 국적 주소
최종권리자 정보가 없습니다
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2021.04.27 수리 (Accepted) 1-1-2021-0490703-11
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번호 청구항
1 1
뉴럴 네트워크 연산을 위한 데이터 및 상기 데이터가 저장되는 메모리에 대한 정보를 수신하는 수신기; 및상기 정보에 기초하여 상기 데이터를 저장하기 위한 상기 메모리의 인터리빙(interleaving) 단위를 결정하고,상기 인터리빙 단위에 기초하여 상기 메모리에 대한 접근 간격(access interval)을 결정하고,상기 인터리빙 단위 및 상기 접근 간격에 기초하여 메모리에 저장된 상기 뉴럴 네트워크 연산을 수행하기 위한 상기 데이터의 상기 메모리 상의 주소를 결정하고,상기 주소에 기초하여 상기 뉴럴 네트워크 연산을 수행하는 프로세서를 포함하는 뉴럴 네트워크 연산 가속 장치
2 2
제1항에 있어서,상기 프로세서는,상기 메모리에 접근하는 DMA 컨트롤러의 미해결 트랜잭션(outstanding transaction)에 기초하여 상기 인터리빙 단위를 결정하는뉴럴 네트워크 연산 가속 장치
3 3
제1항에 있어서,상기 프로세서는,상기 메모리의 채널(channel), 랭크(rank) 또는 뱅크(bank) 단위로 상기 인터리빙 단위를 결정하는 뉴럴 네트워크 연산 가속 장치
4 4
제1항에 있어서,상기 프로세서는,상기 메모리에 접근하는 DMA(Direct Memory Access) 컨트롤러의 개수 및 상기 인터리빙 단위에 기초하여 상기 접근 간격을 결정하는 뉴럴 네트워크 연산 가속 장치
5 5
제4항에 있어서,상기 프로세서는,상기 DMA 컨트롤러 중에서 활성화된 DMA 컨트롤러의 개수에 기초하여 상기 접근 간격을 결정하는뉴럴 네트워크 연산 가속 장치
6 6
제4항에 있어서,상기 프로세서는,상기 인터리빙 단위에 기초하여 상기 데이터를 상기 메모리에 할당하고,할당된 메모리에 대한 상기 DMA 컨트롤러의 접근 여부에 기초하여 상기 접근 간격을 결정하는뉴럴 네트워크 연산 가속 장치
7 7
제1항에 있어서,상기 프로세서는,상기 인터리빙 단위에 기초하여 분할된 메모리 공간의 인터리빙 오프셋을 결정하고,상기 메모리 공간 내에서의 상기 데이터의 데이터 오프셋을 결정하는뉴럴 네트워크 연산 가속 장치
8 8
제1항에 있어서,상기 데이터는,상기 뉴럴 네트워크 연산의 입력 데이터, 상기 뉴럴 네트워크의 가중치 및 상기 뉴럴 네트워크 연산의 출력 데이터를 포함하는뉴럴 네트워크 연산 가속 장치
9 9
제1항에 있어서,상기 접근 간격 내에서 적어도 두 종류의 메모리 접근이 발생되는뉴럴 네트워크 연산 가속 장치
10 10
뉴럴 네트워크 연산을 위한 데이터 및 상기 데이터가 저장되는 메모리에 대한 정보를 수신하는 단계;상기 정보에 기초하여 상기 데이터를 저장하기 위한 상기 메모리의 인터리빙(interleaving) 단위를 결정하는 단계;상기 인터리빙 단위에 기초하여 상기 메모리에 대한 접근 간격(access interval)을 결정하는 단계;상기 인터리빙 단위 및 상기 접근 간격에 기초하여 메모리에 저장된 상기 뉴럴 네트워크 연산을 수행하기 위한 상기 데이터의 상기 메모리 상의 주소를 결정하는 단계; 및상기 주소에 기초하여 상기 뉴럴 네트워크 연산을 수행하는 단계를 포함하는 뉴럴 네트워크 연산 가속 방법
11 11
제10항에 있어서,상기 인터리빙 단위를 결정하는 단계는,상기 메모리에 접근하는 DMA 컨트롤러의 미해결 트랜잭션(outstanding transaction)에 기초하여 상기 인터리빙 단위를 결정하는 단계를 포함하는 뉴럴 네트워크 연산 가속 방법
12 12
제10항에 있어서,상기 인터리빙 단위를 결정하는 단계는,상기 메모리의 채널(channel), 랭크(rank) 또는 뱅크(bank) 단위로 상기 인터리빙 단위를 결정하는 단계를 포함하는 뉴럴 네트워크 연산 가속 방법
13 13
제10항에 있어서,상기 접근 간격을 결정하는 단계는,상기 메모리에 접근하는 DMA 컨트롤러의 개수 및 상기 인터리빙 단위에 기초하여 상기 접근 간격을 결정하는 단계를 포함하는 뉴럴 네트워크 연산 가속 방법
14 14
제10항에 있어서,상기 주소를 결정하는 단계는,상기 인터리빙 단위에 기초하여 분할된 메모리 공간의 인터리빙 오프셋을 결정하는 단계; 및상기 메모리 공간 내에서의 상기 데이터의 데이터 오프셋을 결정하는 단계를 포함하는 뉴럴 네트워크 연산 가속 방법
15 15
하드웨어와 결합되어 제10항 내지 제14항 중 어느 하나의 항의 방법을 실행시키기 위하여 매체에 저장된 컴퓨터 프로그램
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.