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입력 전압의 크기 차를 감지하기 위한 전류 래치 감지 증폭기(110)에 있어서,제1 PMOS(MP1)의 드레인(drain) 노드와 제1 래치(latch) NMOS(MN1)의 드레인 노드가 서로 연결된 제1 CMOS 인버터;제2 PMOS(MP2)의 드레인 노드와 제2 래치 NMOS(MN2)의 드레인 노드가 서로 연결된 제2 CMOS 인버터 - 상기 제2 PMOS(MP2)의 소스 노드는 상기 제1 PMOS(MP1)의 소스 노드에 연결됨 - ;상기 제1 래치 NMOS(MN1)의 소스(source) 노드에, 드레인 노드가 연결되고, 감지 대상이 되는 제1 입력 전압(IN)을 게이트를 통해 입력받는 제1 입력 NMOS(MN3);상기 제2 래치 NMOS(MN2)의 소스 노드에, 드레인 노드가 연결되고, 감지 대상이 되는 제2 입력 전압(INB)을 게이트를 통해 입력받는 제2 입력 NMOS(MN4) - 상기 제2 입력 NMOS(MN4)의 소스 노드는 상기 제1 입력 NMOS(MN3)의 소스 노드에 연결됨 - ;상기 제1 입력 NMOS(MN3)의 소스 노드와 상기 제2 입력 NMOS(MN4)의 소스 노드가 서로 연결되어 있는 제1 공통 소스 노드에, 드레인 노드가 연결된 제어 NMOS(MN5) - 상기 제어 NMOS(MN5)의 소스 노드는 그라운드에 연결됨 - ;상기 제1 PMOS(MP1)의 소스 노드와 드레인 노드 각각에, 소스 노드와 드레인 노드가 연결된 제1 제어 PMOS(MP3);상기 제2 PMOS(MP2)의 소스 노드와 드레인 노드 각각에, 소스 노드와 드레인 노드가 연결된 제2 제어 PMOS(MP4);상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 제어 전압을 인가하거나 차단함으로써, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 온/오프를 제어하는 제어부(120); 및상기 제1 PMOS(MP1)의 소스 노드, 상기 제2 PMOS(MP2)의 소스 노드, 상기 제1 제어 PMOS(MP3)의 소스 노드, 상기 제2 제어 PMOS(MP4)의 소스 노드가 서로 연결되어 있는 제2 공통 소스 노드에 연결되어, 사전 설정된 크기의 전원 전압을 인가하는 전원부(VDD)를 포함하고,상기 제1 CMOS 인버터의 출력단을 구성하는 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 드레인 노드는, 상기 제1 CMOS 인버터의 제1 출력 전압(OUT)이 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 게이트에 입력으로 인가되도록, 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 게이트에 연결되고,상기 제2 CMOS 인버터의 출력단을 구성하는 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 드레인 노드는, 상기 제2 CMOS 인버터의 제2 출력 전압(OUTB)이 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 게이트에 입력으로 인가되도록, 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 게이트에 연결되는 것을 특징으로 하는 전류 래치 감지 증폭기
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제1항에 있어서,상기 제어부(120)는상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 상기 제어 전압을 인가하지 않음으로 인해 상기 제1 제어 PMOS(MP3)와 상기 제2 제어 PMOS(MP4)가 온 상태를, 상기 제어 NMOS(MN5)가 오프 상태를 유지하도록 함으로써, 상기 전원부(VDD)를 통해 상기 전원 전압이 상기 제1 CMOS 인버터와 상기 제2 CMOS 인버터의 출력단으로 인가되도록 하여, 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)을 상기 전원 전압의 크기만큼 프리차지(precharge)시키는 제1 제어부(121); 및상기 제1 입력 NMOS(MN3)의 게이트에 상기 제1 입력 전압(IN)이 인가되고, 상기 제2 입력 NMOS(MN4)의 게이트에 상기 제2 입력 전압(INB) - 상기 제2 입력 전압(INB)의 크기는 상기 제1 입력 전압(IN)의 크기와 다름 - 이 인가되면, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 상기 제어 전압을 인가하여, 상기 제1 제어 PMOS(MP3)와 상기 제2 제어 PMOS(MP4)가 오프 상태로, 상기 제어 NMOS(MN5)가 온 상태로 전환되도록 함으로써, 상기 제1 CMOS 인버터의 출력단으로부터 상기 제1 래치 NMOS(MN1), 상기 제1 입력 NMOS(MN3) 및 상기 제1 제어 NMOS(MN5)로 제1 전류가 흐르도록 하고, 상기 제2 CMOS 인버터의 출력단으로부터 상기 제2 래치 NMOS(MN2), 상기 제2 입력 NMOS(MN4) 및 상기 제어 NMOS(MN5)로 제2 전류가 흐르도록 하여, 상기 제1 입력 전압(IN)과 상기 제2 입력 전압(INB)의 크기에 따라 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)의 크기가 변화되도록 제어하는 제2 제어부(122)를 포함하는 전류 래치 감지 증폭기
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제2항에 있어서,상기 제2 제어부(122)에 의해 상기 제어 전압이 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 인가될 때, 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)은 하기의 조건 1과 조건 2에 따라 크기가 변화되는 것을 특징으로 하는 전류 래치 감지 증폭기
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제2항에 있어서,상기 제2 제어부(122)는상기 제1 입력 NMOS(MN3)의 게이트에 상기 제1 입력 전압(IN)이 인가되고, 상기 제2 입력 NMOS(MN4)의 게이트에 상기 제2 입력 전압(INB)이 인가되면, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 상기 제어 전압을 인가하되, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 인가되는 상기 제어 전압의 크기를, 0(V)를 시작으로 해서 사전 설정된 목표 전압인 N(V)까지 사전 설정된 시간인 T시간 동안, N/T의 기울기로 증가시키는 것을 특징으로 하는 전류 래치 감지 증폭기
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제4항에 있어서,상기 사전 설정된 시간인 T시간은 0
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