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드레인 영역, 채널 영역, 소스 영역을 포함하고, 상기 채널 영역 상에서 제1 및 제2 프로그래밍 게이트 전극 및 컨트롤 게이트 전극이 형성된 게이트 영역을 포함하는 트리플 게이트 피드백 메모리 소자를 복수로 포함하고,상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 제1 및 제2 프로그래밍 게이트 전극을 통해 인가되는 프로그램 전압(VPG)의 레벨에 따라 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 제1 채널 동작 및 제2 채널 동작 중 어느 하나의 채널 동작을 수행하고, 상기 컨트롤 게이트 전극을 통해 인가되는 컨트롤 전압(VCG)의 레벨에 기반하여 온 상태(on state)와 오프 상태(off state) 중 어느 하나의 상태로 결정되며, 상기 수행된 어느 하나의 채널 동작에서 상기 어느 하나의 상태에 따라 변화되는 출력 전압(VOUT)의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행하는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제1항에 있어서,상기 드레인 영역은 p 도핑 상태이고,상기 소스 영역은 n 도핑 상태이며,상기 채널 영역은 진성(intrinsic) 상태이고, 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역은 상기 프로그램 전압(VPG)의 레벨이 하이 레벨인 경우에 상기 제1 채널 동작에 해당하는 n 채널로 동작하고, 상기 프로그램 전압(VPG)의 레벨이 로우 레벨인 경우에 상기 제2 채널 동작에 해당하는 p 채널로 동작하는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제1항에 있어서,상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제1 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 온 상태로 결정되고, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 오프 상태로 결정되는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제3항에 있어서,상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제1 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 제로 레벨에서 하이 레벨로 증가되면 상기 채널 영역에서 상기 컨트롤 게이트 전극 아래 채널 영역과 상기 소스 영역에 인접한 상기 제2 프로그래밍 게이트 전극 아래 채널 영역 사이의 포텐셜 장벽의 높이가 낮아지고, 상기 낮아진 포텐셜 장벽으로 인해 상기 소스 영역으로부터 전자가 주입되는 제1 양성 피드백 루프(positive feedback loop)가 발생하여 전류가 흐르는 상기 온 상태가 되는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제1항에 있어서,상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제2 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 오프 상태로 결정되고, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 온 상태로 결정되는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제5항에 있어서,상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제2 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 제로 레벨에서 로우 레벨로 감소되면 상기 채널 영역에서 상기 컨트롤 게이트 전극 아래 채널 영역과 상기 드레인 영역에 인접한 상기 제1 프로그래밍 게이트 전극 아래 채널 영역 사이의 포텐셜 장벽의 높이가 낮아지고, 상기 낮아진 포텐셜 장벽으로 인해 상기 드레인 영역으로부터 정공이 주입되는 제2 양성 피드백 루프(positive feedback loop)가 발생하여 전류가 흐르는 상기 온 상태가 되는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제1항에 있어서,상기 가변형 로직 인 메모리 셀은 상기 복수의 트리플 게이트 피드백 메모리 소자 중 두 개의 트리플 게이트 피드백 메모리 소자의 드레인 영역 끼리 연결되고 소오스 영역 끼리 연결되는 복수의 제1 병렬 연결부로 구성되는 제1 회로 구조; 및상기 복수의 트리플 게이트 피드백 메모리 소자 중 네 개의 트리플 게이트 피드백 메모리 소자 중 두 개의 트리플 게이트 피드백 메모리 소자의 드레인 영역과 소오스 영역이 직렬로 연결된 제1 직렬 연결부와 나머지 두개의 트리플 게이트 피드백 메모리 소장의 드레인 영역과 소오스 영역이 직렬로 연결된 제2 직렬 연결부 간의 공통 드레인 영역과 공통 소오스 영역이 연결되는 복수의 제2 병렬 연결부로 구성되는 제2 회로 구조 중 어느 하나의 회로 구조로 구성되는 것을 특징으로 하는가변형 로직 인 메모리 셀
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8
제7항에 있어서,상기 가변형 로직 인 메모리 셀은,상기 제1 회로 구조로 구성되는 경우, 상기 복수의 제1 병렬 연결부 중 첫번째 제1 병렬 연결부의 드레인단에 드레인 전압(VDD)를 인가하고, 상기 복수의 제1 병렬 연결부 중 마지막 제1 병렬 연결부의 소오스단에 소스 전압(VSS)를 인가하고,상기 제2 회로 구조로 구성되는 경우, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부의 드레인단에 드레인 전압(VDD)를 인가하고, 상기 복수의 제2 병렬 연결부 중 마지막 제2 병렬 연결부의 소오스단에 소스 전압(VSS)를 인가하는 것을 특징으로 하는 가변형 로직 인 메모리 셀
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제8항에 있어서,상기 가변형 로직 인 메모리 셀은,상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하며 상기 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는 가변형 로직 인 메모리 셀
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제8항에 있어서,상기 가변형 로직 인 메모리 셀은,상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하며 상기 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는 가변형 로직 인 메모리 셀
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제8항에 있어서,상기 가변형 로직 인 메모리 셀은,상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 좌측 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 우측 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨만 하이 레벨이거나 모두 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제8항에 있어서,상기 가변형 로직 인 메모리 셀은,상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 상측 및 상기 마지막 제2 병렬 연결부의 좌측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 하측 및 상기 마지막 제2 병렬 연결부의 우측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨만 로우 레벨이거나 모두 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제8항에 있어서,상기 가변형 로직 인 메모리 셀은,상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 상측 및 상기 마지막 제2 병렬 연결부의 좌측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 하측 및 상기 마지막 제2 병렬 연결부의 우측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨이 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제8항에 있어서,상기 가변형 로직 인 메모리 셀은,상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 좌측 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 우측 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨이 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제8항에 있어서,상기 가변형 로직 인 메모리 셀은,상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측은 상기 제1 채널 동작을 수행하고, 우측은 상기 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 상좌측은 상기 제2 채널 동작을 수행하고, 상우측은 상기 제1 채널 동작을 수행하며, 하좌측은 상기 제1 채널 동작을 수행하고, 하우측은 상기 제2 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 같은 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 다른 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제8항에 있어서,상기 가변형 로직 인 메모리 셀은,상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 상좌측은 상기 제2 채널 동작을 수행하고, 상우측은 상기 제1 채널 동작을 수행하며, 하좌측은 상기 제1 채널 동작을 수행하고, 하우측은 상기 제2 채널 동작을 수행하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측은 상기 제1 채널 동작을 수행하고, 우측은 상기 제2 채널 동작을 수행하며, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 같은 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 다른 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는가변형 로직 인 메모리 셀
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제8항에 있어서,상기 가변형 로직 인 메모리 셀은,상기 드레인 전압(VDD), 상기 소스 전압(VSS), 상기 프로그램 전압(VPG) 및 상기 컨트롤 전압(VCG)이 제로 레벨로 인가되는 경우에 상기 출력 전압(VOUT)의 레벨을 유지하여 상기 메모리 기능을 수행하는 것을 특징으로 하는 가변형 로직 인 메모리 셀
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