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강유전체 메모리 소자 및 그 제조 방법

  • 기술번호 : KST2022023369
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 일 관점에 의한 강유전체 메모리 소자 는, 베이스층 상에 갭을 갖도록 이격 배치되며, 적어도 일 방향으로 신장된 반도체 채널층과, 상기 갭을 관통하여 상기 반도체 채널층의 일부분을 한바퀴 둘러싸도록 형성된 내부 전극층와, 상기 반도체 채널층 및 상기 내부 전극층 사이의 게이트 절연층과, 상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 내부 전극층 상에 형성된 강유전체층과, 상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 강유전체층 상에 형성된 게이트 전극층을 포함한다.
Int. CL H01L 29/78 (2006.01.01) H01L 29/66 (2006.01.01) H01L 29/06 (2006.01.01) H01L 21/28 (2006.01.01) H01L 29/423 (2006.01.01) H01L 29/51 (2006.01.01)
CPC H01L 29/78391(2013.01) H01L 29/6684(2013.01) H01L 29/0673(2013.01) H01L 29/40111(2013.01) H01L 29/42392(2013.01) H01L 29/516(2013.01)
출원번호/일자 1020210099068 (2021.07.28)
출원인 인하대학교 산학협력단
등록번호/일자 10-2467857-0000 (2022.11.11)
공개번호/일자
공고번호/일자 (20221117) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2021.07.28)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 인하대학교 산학협력단 대한민국 인천광역시 미추홀구

발명자

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번호 이름 국적 주소
1 권대웅 서울특별시 서초구

대리인

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번호 이름 국적 주소
1 김남식 대한민국 서울특별시 서초구 남부순환로***길 *-*, *층 (양재동, 가람빌딩)(율민국제특허법률사무소)
2 이인행 대한민국 서울특별시 서초구 남부순환로***길 *-*, *층 (양재동, 가람빌딩)(율민국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 인하대학교 산학협력단 인천광역시 미추홀구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2021.07.28 수리 (Accepted) 1-1-2021-0871923-29
2 선행기술조사의뢰서
Request for Prior Art Search
2021.09.09 수리 (Accepted) 9-1-9999-9999999-89
3 [출원서 등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2021.09.10 수리 (Accepted) 1-1-2021-1048498-67
4 선행기술조사보고서
Report of Prior Art Search
2021.11.11 발송처리완료 (Completion of Transmission) 9-6-2022-0123538-14
5 등록결정서
Decision to grant
2022.10.24 발송처리완료 (Completion of Transmission) 9-5-2022-0814395-22
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번호 청구항
1 1
베이스층 상에 갭을 갖도록 이격 배치되며, 적어도 일 방향으로 신장된 반도체 채널층;상기 갭을 관통하여 상기 반도체 채널층의 일부분을 한바퀴 둘러싸도록 형성된 내부 전극층;상기 반도체 채널층 및 상기 내부 전극층 사이의 게이트 절연층;상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 내부 전극층 상에 형성된 강유전체층; 및상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 강유전체층 상에 형성된 게이트 전극층을 포함하는,강유전체 메모리 소자
2 2
제 1 항에 있어서,상기 게이트 절연층 및 상기 내부 전극층은 상기 갭을 채우도록 형성되는,강유전체 메모리 소자
3 3
제 1 항에 있어서,상기 내부 전극층은 상기 반도체 채널층의 상기 일부분을 한바퀴 둘러싸면서 상기 갭 내에서 상기 반도체 채널층의 저면을 따라서 더 신장되도록 형성되는,강유전체 메모리 소자
4 4
제 1 항에 있어서, 상기 게이트 절연층은 상기 반도체 채널층의 표면 상에 전체적으로 형성되는,강유전체 메모리 소자
5 5
베이스층 상에 갭을 갖도록 이격 배치되며, 적어도 일 방향으로 신장된 반도체 채널층을 형성하는 단계;상기 반도체 채널층의 노출된 표면 상에 게이트 절연층을 형성하는 단계;상기 갭을 관통하여 상기 반도체 채널층의 적어도 일부분을 한바퀴 둘러싸도록 상기 게이트 절연층 상에 내부 전극층을 형성하는 단계;상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 내부 전극층 상에 강유전체층을 형성하는 단계; 및상기 반도체 채널층의 일부분의 상면 및 측면들을 둘러싸도록, 상기 강유전체층 상에 게이트 전극층을 형성하는 단계를 포함하는강유전체 메모리 소자의 제조방법
6 6
제 5 항에 있어서,상기 내부 전극층을 형성하는 단계에서, 상기 내부 전극층은 상기 갭을 채우도록 상기 게이트 절연층 상에 형성되는,강유전체 메모리 소자의 제조방법
7 7
제 5 항에 있어서,상기 내부 전극층을 형성하는 단계에서,상기 내부 전극층은 상기 반도체 채널층의 상기 적어도 일부분을 한바퀴 둘러싸면서 상기 갭 내에서 상기 반도체 채널층의 저면을 따라서 신장되도록 형성되는,강유전체 메모리 소자의 제조방법
8 8
제 5 항에 있어서,상기 반도체 채널층을 형성하는 단계는,상기 베이스층 상에 희생층을 형성하는 단계;상기 희생층 상에 상기 반도체 채널층을 형성하는 단계; 및상기 희생층을 선택적으로 제거하여, 상기 베이스층 및 상기 반도체 채널층 사이에 갭을 형성하는 단계를 포함하는,강유전체 메모리 소자의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 인하대학교 차세대지능형반도체기술개발 음의 정전용량 전계효과 트랜지스터로 구성된 저전력 정적 램 개발
2 산업통상자원부 인하대학교산학협력단 전자부품산업기술개발 3나노 공정 노드 적용을 위한 1나노 유효 산화막 두께를 가지는 저전력 음의 정전용량 전계효과 트랜지스터 개발