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1
제1 풀업 전원단과 제1 풀다운 전원단 사이에 연결되고, 입력단이 제1 센싱 노드에 연결되며, 출력단이 제2 이너 비트라인에 연결되는 제1 인버터; 제2 풀업 전원단과 제2 풀다운 전원단 사이에 연결되고, 입력단이 제2 센싱 노드에 연결되고, 출력단이 제1 이너 비트라인에 연결되는 제2 인버터; 상기 제1 센싱 노드와 상기 제1 이너 비트라인 사이에 연결되는 제1 캐패시터; 상기 제2 센싱 노드와 상기 제2 이너 비트라인 사이에 연결되는 제2 캐패시터; 차지 쉐어링 구간에서 상기 제1 이너 비트라인과 제2 비트라인 사이의 연결을 차단하고, 상기 제2 이너 비트라인과 제1 비트라인 사이의 연결을 차단하는 격리부; 및 상기 차지 쉐어링 구간 내에 포함되는 오프셋 제거 구간에서 상기 제1 센싱 노드와 상기 제2 이너 비트라인 및 상기 제1 이너 비트라인과 상기 제1 비트라인을 각각 연결하고, 상기 제2 센싱 노드와 상기 제1 이너 비트라인 및 상기 제2 이너 비트라인과 상기 제2 비트라인을 각각 연결하는 오프셋 제거부를 포함하는 비트라인 센스 앰프 회로
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제1항에 있어서, 상기 오프셋 제거부는 상기 오프셋 제거 구간에서 제1 오프셋 제거 구간에 활성화되는 제1 오프셋 신호에 응답하여, 상기 제1 센싱 노드와 상기 제2 이너 비트라인을 연결하고, 상기 제1 이너 비트라인과 상기 제1 비트라인을 연결하는 제1 오프셋 제거부; 및 상기 오프셋 제거 구간에서 상기 제1 오프셋 제거 구간과 구분되는 제2 오프셋 제거 구간에 활성화되는 제2 오프셋 신호에 응답하여, 상기 제2 센싱 노드와 상기 제1 이너 비트라인을 연결하고, 상기 제2 이너 비트라인과 상기 제2 비트라인을 연결하는 제2 오프셋 제거부를 포함하는 비트라인 센스 앰프 회로
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3
제2항에 있어서, 상기 제1 및 제2 오프셋 신호 각각은 상기 차지 쉐어링 구간 이전 프리차지 구간에 추가로 활성화되는 비트라인 센스 앰프 회로
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4
제3항에 있어서, 상기 제1 오프셋 제거부는 상기 제1 센싱 노드와 상기 제2 이너 비트라인 사이에 연결되고 게이트로 상기 제1 오프셋 신호가 인가되는 제11 오프셋 제거 트랜지스터; 및 상기 제1 이너 비트라인과 상기 제1 비트라인 사이에 연결되고 게이트로 상기 제1 오프셋 신호가 인가되는 제12 오프셋 제거 트랜지스터를 포함하는 비트라인 센스 앰프 회로
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5
제4항에 있어서, 상기 제2 오프셋 제거부는 상기 제2 센싱 노드와 상기 제1 이너 비트라인 사이에 연결되고 게이트로 상기 제2 오프셋 신호가 인가되는 제21 오프셋 제거 트랜지스터; 및 상기 제2 이너 비트라인과 상기 제2 비트라인 사이에 연결되고 게이트로 상기 제2 오프셋 신호가 인가되는 제22 오프셋 제거 트랜지스터를 포함하는 비트라인 센스 앰프 회로
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6
제3항에 있어서, 상기 제1 풀업 전원단은 상기 제1 오프셋 제거 구간과 상기 차지 쉐어링 구간 이후 메인 센싱 구간 각각에 기지정된 전압 레벨의 코어 전압이 인가되고 나머지 구간에서는 프리차지 전압이 인가되며, 상기 제1 풀다운 전원단은 상기 제1 오프셋 제거 구간과 상기 메인 센싱 구간 각각에 기지정된 접지 전압이 인가되고 나머지 구간에서는 상기 프리차지 전압이 인가되는 비트라인 센스 앰프 회로
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7
제6항에 있어서, 상기 제2 풀업 전원단은 상기 제2 오프셋 제거 구간과 상기 메인 센싱 구간 각각에 상기 코어 전압이 인가되고 나머지 구간에서는 상기 프리차지 전압이 인가되며, 상기 제2 풀다운 전원단은 상기 제2 오프셋 제거 구간과 상기 메인 센싱 구간 각각에 상기 접지 전압이 인가되고 나머지 구간에서는 상기 프리차지 전압이 인가되는 비트라인 센스 앰프 회로
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8
제3항에 있어서, 상기 격리부는 상기 제1 이너 비트라인과 상기 제2 비트라인 사이에 연결되고, 상기 차지 쉐어링 구간 동안 비활성화되는 격리 신호를 게이트로 인가받아 턴 오프되는 제1 격리 트랜지스터; 및 상기 제2 이너 비트라인과 상기 제1 비트라인 사이에 연결되고, 상기 격리 신호를 게이트로 인가받아 턴 오프되는 제2 격리 트랜지스터를 포함하는 비트라인 센스 앰프 회로
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9
다수의 워드라인과 다수의 비트라인에 의해 정의되는 다수의 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 다수의 워드라인 중 활성화된 워드라인에 의해 선택되는 메모리 셀에 저장된 데이터 값에 따라 나타나는 상기 메모리 셀에 대응하는 제1 비트라인과 선택되지 않은 메모리 셀에 대응하는 제2 비트라인 사이의 전압차를 감지 증폭하는 다수의 비트라인 센스 앰프를 포함하고, 상기 다수의 비트라인 센스 앰프 각각은 제1 풀업 전원단과 제1 풀다운 전원단 사이에 연결되고, 입력단이 제1 센싱 노드에 연결되며, 출력단이 제2 이너 비트라인에 연결되는 제1 인버터; 제2 풀업 전원단과 제2 풀다운 전원단 사이에 연결되고, 입력단이 제2 센싱 노드에 연결되고, 출력단이 제1 이너 비트라인에 연결되는 제2 인버터; 상기 제1 센싱 노드와 상기 제1 이너 비트라인 사이에 연결되는 제1 캐패시터; 상기 제2 센싱 노드와 상기 제2 이너 비트라인 사이에 연결되는 제2 캐패시터; 차지 쉐어링 구간에서 상기 제1 이너 비트라인과 상기 제2 비트라인 사이의 연결을 차단하고, 상기 제2 이너 비트라인과 상기 제1 비트라인 사이의 연결을 차단하는 격리부; 및 상기 차지 쉐어링 구간 내에 포함되는 오프셋 제거 구간에서 상기 제1 센싱 노드와 상기 제2 이너 비트라인 및 상기 제1 이너 비트라인과 상기 제1 비트라인을 각각 연결하고, 상기 제2 센싱 노드와 상기 제1 이너 비트라인 및 상기 제2 이너 비트라인과 상기 제2 비트라인을 각각 연결하는 오프셋 제거부를 포함하는 반도체 메모리 장치
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제9항에 있어서, 상기 오프셋 제거부는 상기 오프셋 제거 구간에서 제1 오프셋 제거 구간에 활성화되는 제1 오프셋 신호에 응답하여, 상기 제1 센싱 노드와 상기 제2 이너 비트라인을 연결하고, 상기 제1 이너 비트라인과 상기 제1 비트라인을 연결하는 제1 오프셋 제거부; 및 상기 오프셋 제거 구간에서 상기 제1 오프셋 제거 구간과 구분되는 제2 오프셋 제거 구간에 활성화되는 제2 오프셋 신호에 응답하여, 상기 제2 센싱 노드와 상기 제1 이너 비트라인을 연결하고, 상기 제2 이너 비트라인과 상기 제2 비트라인을 연결하는 제2 오프셋 제거부를 포함하는 반도체 메모리 장치
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제10항에 있어서, 상기 제1 및 제2 오프셋 신호 각각은 상기 차지 쉐어링 구간 이전 프리차지 구간에 추가로 활성화되는 반도체 메모리 장치
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12
제11항에 있어서, 상기 제1 오프셋 제거부는 상기 제1 센싱 노드와 상기 제2 이너 비트라인 사이에 연결되고 게이트로 상기 제1 오프셋 신호가 인가되는 제11 오프셋 제거 트랜지스터; 및 상기 제1 이너 비트라인과 상기 제1 비트라인 사이에 연결되고 게이트로 상기 제1 오프셋 신호가 인가되는 제12 오프셋 제거 트랜지스터를 포함하는 반도체 메모리 장치
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제12항에 있어서, 상기 제2 오프셋 제거부는 상기 제2 센싱 노드와 상기 제1 이너 비트라인 사이에 연결되고 게이트로 상기 제2 오프셋 신호가 인가되는 제21 오프셋 제거 트랜지스터; 및 상기 제2 이너 비트라인과 상기 제2 비트라인 사이에 연결되고 게이트로 상기 제2 오프셋 신호가 인가되는 제22 오프셋 제거 트랜지스터를 포함하는 반도체 메모리 장치
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제11항에 있어서, 상기 제1 풀업 전원단은 상기 제1 오프셋 제거 구간과 상기 차지 쉐어링 구간 이후 메인 센싱 구간 각각에 기지정된 전압 레벨의 코어 전압이 인가되고 나머지 구간에서는 프리차지 전압이 인가되며, 상기 제1 풀다운 전원단은 상기 제1 오프셋 제거 구간과 상기 메인 센싱 구간 각각에 기지정된 접지 전압이 인가되고 나머지 구간에서는 상기 프리차지 전압이 인가되는 반도체 메모리 장치
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제14항에 있어서, 상기 제2 풀업 전원단은 상기 제2 오프셋 제거 구간과 상기 메인 센싱 구간 각각에 상기 코어 전압이 인가되고 나머지 구간에서는 상기 프리차지 전압이 인가되며, 상기 제2 풀다운 전원단은 상기 제2 오프셋 제거 구간과 상기 메인 센싱 구간 각각에 상기 접지 전압이 인가되고 나머지 구간에서는 상기 프리차지 전압이 인가되는 반도체 메모리 장치
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제11항에 있어서, 상기 격리부는 상기 제1 이너 비트라인과 상기 제2 비트라인 사이에 연결되고, 상기 차지 쉐어링 구간 동안 비활성화되는 격리 신호를 게이트로 인가받아 턴 오프되는 제1 격리 트랜지스터; 및 상기 제2 이너 비트라인과 상기 제1 비트라인 사이에 연결되고, 상기 격리 신호를 게이트로 인가받아 턴 오프되는 제2 격리 트랜지스터를 포함하는 반도체 메모리 장치
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제15항에 있어서, 상기 메모리 셀 어레이는 로우 어드레스에 대응하는 워드라인이 상기 차지 쉐어링 구간과 상기 메인 센싱 구간 동안 활성화되는 반도체 메모리 장치
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