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제1 방향 및 상기 제1 방향과 수직한 제2 방향을 따라 일정간격 이격되어 배치된 시냅스 어레이를 포함하는 이진 신경망 아키텍쳐에 있어서,상기 시냅스 어레이는 다수의 시냅스 소자를 포함하며,각각의 시냅스 소자는 상기 제1 방향을 따라 인접하여 배치된 제1터널링 전계 효과 트랜지스터(TFET) 및 제2 터널링 전계 효과 트랜지스터(TFET)들을 포함하고, 상기 제1 터널링 전계 효과 트랜지스터 및 상기 제2 터널링 전계 효과 트랜지스터는 각각 게이트 전극, 드레인 단자 및 소스 단자를 포함하는 것을 특징으로 하는 인공연산망 장치
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제1항에 있어서, 상기 이진 신경망 아키텍쳐는상기 제1 방향을 따라 연장되어 배치된 복수의 비트라인; 및상기 제2 방향을 따라 연장되어 배치된 복수의 워드라인을 포함하며, 상기 시냅스 소자는 상기 비트라인과 워드라인이 교차하는 영역에 위치된 것을 특징으로 하는 인공연산망 장치
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제2항에 있어서, 상기 제1 터널링 전계 효과 트랜지스터 및 상기 제2 터널링 전계 효과 트랜지스터의 상기 게이트는 상기 워드라인과 접속하는 것을 특징으로 하는 인공신경망 연산 장치
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제2항에 있어서, 상기 제1 터널링 전계 효과 트랜지스터 및 상기 제2 터널링 전계 효과 트랜지스터의 상기 드레인 단자는 상기 비트라인과 연결된 것을 특징으로 하는 인공신경망 연산 장치
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제2항에 있어서, 상기 제1 터널링 전계 효과 트랜지스터 및 상기 제2 터널링 전계 효과 트랜지스터의 상기 소스 단자는 메탈 라인과 접속되어 그라운드(GND)에 연결된 것을 특징으로 하는 인공신경망 연산 장치
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제1항에 있어서, 상기 제1 터널링 전계 효과 트랜지스터 및 제2 터널링 전계 효과 트랜지스터는 반도체 기판 상부에 형성된 게이트 패턴;상기 게이트 패턴 하부에 위치한 채널 영역; 및상기 게이트 패턴 양측의 상기 반도체 기판 내에 형성된 소스 영역 및 드레인 영역을 포함하며, 상기 게이트 패턴은 하부 산화막, 질화막, 상부 산화막 및 게이트 전극층의 적층 구조로 형성된 것을 특징으로 하는 인공신경망 연산 장치
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제6항에 있어서, 상기 제1 터널링 전계 효과 트랜지스터 및 제2 터널링 전계 효과 트랜지스터의 상기 드레인 영역은 콘택 플러그를 통해 비트라인과 연결되고, 상기 소스 영역은 콘택 플러그를 통해 메탈 라인과 연결되며, 상기 게이트 전극층은 콘택 플러그를 통해 워드라인과 연결되어 시냅스 소자를 구성하는 것을 특징으로 하는 인공신경망 연산 장치
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제1항에 있어서, 상기 시냅스 소자로 활용되는 터널링 전계 효과 트랜지스터는 프로그램(program) 및 이레이즈(erase) 동작을 수행하며, XNOR 동작 구현을 통해 이진 신경망 연산을 수행하는 것을 특징으로 하는 인공신경망 연산 장치
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제1항에 있어서, 상기 각각의 시냅스 소자들의 가중치(Weight) 값을 개별적으로 제어하여 입력(Input) 값에 따른 출력(Output) 값을 나타내는 것을 특징으로 하는 인공신경망 연산 장치
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제1항에 있어서, 상기 시냅스 어레이는 비트라인에 흐르는 전류 값(IBL)과 기준 전류 값(IREF)에 따라 출력 값이 결정하는 CSA 블록(Conditional sum adder); 및 각 시냅스 소자에 대한 비교 결과값들을 순차적으로 입력 받아 처리하고, 최종 결과값을 출력하는 가산기(Adder)와 비교회로(Comparator)를 더 포함하는 것을 특징으로 하는 인공신경망 연산 장치
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