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복수개의 비트라인, 복수개의 아웃라인 및 복수개의 워드라인을 포함하는 금속배선;열과 행으로 정렬된 단위 시냅스 소자 및 일단에 출력 선택 트랜지스터를 포함하는 단층 시냅스 어레이가 적층되는 3차원 시냅스 어레이; 및각 층에 대응하는 시냅스 선택 트랜지스터에 의해 상기 시냅스 어레이 중 동작하는 층을 선택하는 계단형 구조의 층별 선택회로를 포함하고, 상기 층별 선택회로는 복수개의 시냅스 선택 트랜지스터 및 복수개의 시냅스 선택 라인(SSL)을 포함하는 것을 특징으로 하는 3차원 적층 AND형 시냅스 어레이 회로
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제1항에 있어서, 상기 단위 시냅스 소자는 2개의 CTF(Charge-Trap Flash) 메모리 소자를 포함하고, 상기 2개의 CTF(Charge-Trap Flash) 메모리 소자는 상기 시냅스 선택 트랜지스터를 통하여 비트라인에 연결되는 드레인, 상기 출력 선택 트랜지스터를 통하여 아웃라인에 연결되는 소스, 워드라인에 연결되는 게이트를 포함하고, 상기 2개의 CTF(Charge-Trap Flash) 메모리 소자는 동일한 워드라인을 공유하는 것을 특징으로 하는 3차원 적층 AND형 시냅스 어레이 회로
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제1항에 있어서, 상기 복수의 시냅스 선택 라인(SSL)은 시냅스 어레이의 각 층에 비트라인 입력 전압을 인가하기 위하여 시냅스 어레이 채널 적층 수만큼의 시냅스 선택 라인을 포함하고, 적층되는 복수개의 출력 선택 트랜지스터는 하나의 출력 선택 라인(OSL)에 연결되는 것을 특징으로 하는 3차원 적층 AND형 시냅스 어레이 회로
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제1항에 있어서, 상기 시냅스 선택 트랜지스터는 상기 시냅스 선택 라인(SSL)과 연결된 게이트 상기 비트라인 입력 전압이 입력되는 드레인, 시냅스 어레이의 각 층과 연결된 소스를 포함하는 것을 특징으로 하는 3차원 적층 AND형 시냅스 어레이 회로
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제2항에 있어서, 상기 CTF 메모리 소자는 FN(Fowler-Nordheim) 터널링에 의해 컨덕턴스를 변경시키는 것을 특징으로 하는 3차원 적층 AND형 시냅스 어레이 회로
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층별 선택회로 영역과 시냅스 어레이 영역을 포함하는 기판 상에 실리콘 산화물과 채널 역할을 하는 다결정 실리콘을 교대로 증착시키고 최상단에는 실리콘 질화물을 증착시키는 단계; 상기 층별 선택회로 영역을 식각하고 CMOS 공정을 이용하여 층별 선택회로를 형성하는 단계; 상기 시냅스 어레이 영역에 포토리소그래피 및 건식 식각(dry etch)을 수행하여 채널 형성 트랜치를 형성하는 단계; 형성된 채널 형성 트랜치에 게이트 유전체 층을 형성하고, N+ 도핑된 다결정 실리콘을 증착하고, 건식 식각하여 게이트를 형성하고, 이온을 도핑하여 소스 및 드레인을 형성하는 단계; 화학기상증착법 또는 갭 필 공정을 이용하여 절연막(ILD)을 형성한 후, 포토리소그래피 및 건식 식각을 수행하여 시냅스 어레이를 블록별로 분리하고, 상기 블록의 양 단의 트랜지스터를 시냅스 선택 트랜지스터와 출력 선택 트랜지스터로서 분리하는 단계;상기 다결정 실리콘을 선택적으로 습식 식각(wet etch)한 후, 상기 시냅스 어레이의 전면에 금속 증착 공정을 수행하여, 소스와 드레인의 도핑된 영역에 금속 컨택을 형성하는 단계; 증착된 금속 층을 등방성 식각을 수행하여 층 별로 분리하는 단계; 실리콘 산화물로 갭을 메워 평탄화를 진행하는 단계; 및상기 층별 선택회로 영역과 시냅스 어레이 영역 사이에 층별 선택회로 연결을 위한 계단형 구조를 형성하고, 층별 선택회로의 금속 배선 공정을 진행하는 단계를 포함하는 3차원 적층 AND형 시냅스 어레이 회로의 제조 방법
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제1항의 3차원 적층 AND형 시냅스 어레이 회로의 동작 방법으로서, 시냅스 선택 라인에 전압을 인가하여 시냅스 어레이의 동작층을 선택하고, 각 비트라인, 워드라인, 아웃라인에 전압을 인가함으로써, 선택된 층의 특정 셀을 선택하여, 상기 특정 시냅스 셀을 읽거나, 상기 특정 메모리 셀에 FN 터널링 방식으로 프로그램하고,상기 전압 조건을 바꾸어 FN 터널링 방식으로 특정 시냅스 셀을 소거하는 것을 특징으로 하는 3차원 적층 AND형 시냅스 어레이 회로의 동작방법
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제7항에 있어서, FN 프로그램 동작 시 비 선택된 비트라인들을 VCC,BL 전압으로 프리차징하여 LDL을 플로팅(floating) 상태로 만든 후, 비 선택된 워드라인들에 FN 프로그램이 되지 않을 전압 VPGM,PASS을 인가하여 비 선택 LDL들의 전압을 부스팅(boosting)하여, 비 선택 시냅스 셀들의 프로그램 방지를 수행하는 것을 특징으로 하는 3차원 적층 AND형 시냅스 어레이 회로의 동작방법
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제7항에 있어서, 비 선택된 비트라인에 FN 프로그램이 되지 않을 전압 VPGM,PASS를 인가하여, 비 선택 시냅스 셀들의 프로그램 방지를 수행하는 것을 특징으로 하는 3차원 적층 AND형 시냅스 어레이 회로의 동작방법
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제7항에 있어서, 비 선택된 비트라인들에 VERS,PASS 전압을 인가하고, 선택된 워드라인에 VERS 전압을 인가하여, 소거 동작을 수행하는 것을 특징으로 하는 3차원 적층 AND형 시냅스 어레이 회로의 동작방법
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