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반도체 기판;상기 반도체 기판 상의 단결정의 제1 전이 금속 산화물 층; 및상기 제1 전이 금속 산화물 층을 사이에 두고 상기 반도체 기판과 이격하는 단결정의 제2 전이 금속 산화물 층을 포함하고,상기 제1 및 제2 전이 금속 산화물 층은 서로 접촉하고,상기 반도체 기판, 상기 제1 전이 금속 산화물 층 및 상기 제2 전이 금속 산화물 층은 서로 다른 물질을 포함하고,상기 제1 전이 금속 산화물 층 및 상기 제2 전이 금속 산화물 층은 서로 동일한 결정 방향을 가지는 전자 소자
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제1항에 있어서,제1 전이 금속 산화물 층 및 상기 제2 전이 금속 산화물 층은 각각 상기 반도체 기판과 다른 결정 방향을 가지는 전자 소자
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제1항에 있어서,제1 전이 금속 산화물 층은 루틸 상의 TiO2 박막을 포함하고,상기 제2 전이 금속 산화물 층은 루틸 상의 VO2 박막을 포함하는 전자 소자
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제1항에 있어서,상기 제1 전이 금속 산화물 층은 루틸 상의 TiO2 박막을 포함하고,상기 제2 전이 금속 산화물 층은 루틸 상의 RuO2 박막을 포함하는 전자 소자
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제1항에 있어서,상기 반도체 기판과 상기 제1 전이 금속 산화물 층은 서로 접촉하는 전자 소자
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제1항에 있어서,상기 제1 전이 금속 산화물 층 및 상기 반도체 기판 사이에 개재되는 산화막을 더 포함하고,상기 제1 전이 금속 산화물 층은 상기 산화막과 접촉하는 전자 소자
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제6항에 있어서,상기 반도체 기판은 실리콘 기판이고,상기 산화막은 실리콘 산화막이고,상기 반도체 기판 및 상기 산화막은 서로 접촉하는 전자 소자
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제1항에 있어서,상기 반도체 기판은 (100)의 결정방향을 가지고,상기 제1 전이 금속 산화물 층 및 상기 제2 전이 금속 산화물 층은 (001)의 결정방향을 가지는 전자 소자
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제1항에 있어서,상기 제2 전이 금속 산화물 층과 상기 반도체 기판의 격자 불일치는 10%이상인 전자 소자
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제1항에 있어서,상기 제2 전이 금속 산화물 층은 약산 조건에서 식각되는 전자 소자
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제1항에 있어서,상기 제2 전이 금속 산화물 층 상의 게이트 전극; 및상기 게이트 전극을 사이에 두고 서로 이격하는 소스 전극 및 드레인 전극을 더 포함하는 전자 소자
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제11항에 있어서,상기 소스 전극 및 상기 드레인 전극은 상기 제2 전이 금속 산화물 층과 접촉하는 전자 소자
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제11항에 있어서,상기 소스 전극 및 상기 드레인 전극은 상기 제2 전이 금속 산화물 층과 이격하고,상기 반도체 기판은 상부에 상기 게이트 전극을 기준으로 양 측에 배치되는 제1 도핑 영역 및 제2 도핑 영역을 포함하고, 상기 소스 전극은 상기 제1 도핑 영역에 연결되고, 상기 드레인 전극은 상기 제2 도핑 영역과 연결되는 전자 소자
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제1항에 있어서,상기 반도체 기판 상의 게이트 전극, 제1 소스 전극, 제2 소스 전극, 및 드레인 전극을 더 포함하고,상기 제1, 및 제2 소스 전극들은 상기 게이트 전극을 사이에 두고 상기 드레인 전극과 이격하고,상기 반도체 기판은 상부에 상기 게이트 전극을 기준으로 양 측에 배치되는 제1 도핑 영역 및 제2 도핑 영역을 포함하고,상기 제2 전이 금속 산화물 층은 상기 제1 소스 전극 및 상기 제2 소스 전극 사이에서 이들과 직렬로 연결되고,상기 제1 소스 전극은 접지 전원과 전기적으로 연결되고,상기 제2 소스 전극은 상기 제1 도핑 영역과 전기적으로 연결되고,상기 드레인 전극은 상기 제2 도핑 영역과 전기적으로 연결되는 전자 소자
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제1항에 있어서,상기 제2 전이 금속 산화물 층은 5 내지 10nm의 두께를 가지는 전자 소자
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기판;상기 기판 상의 제1 전이 금속 산화물 층; 및상기 제1 전이 금속 산화물 층을 사이에 두고 상기 기판과 이격하는 단결정의 제2 전이 금속 산화물 층을 포함하고,상기 기판, 상기 제1 전이 금속 산화물 층 및 상기 제2 전이 금속 산화물 층은 서로 다른 물질을 포함하고,상기 제2 전이 금속 산화물 층은 상기 제1 전이 금속 산화물 층과 접촉하고,상기 제2 전이 금속 산화물 층은 (001)의 결정 방향을 가지는 전자 소자
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제16항에 있어서,상기 기판 및 상기 제1 전이 금속 산화물 층은 도전성을 띄고,상기 제2 전이 금속 산화물 층은 절연성을 가지는 전자 소자
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제16항에 있어서,상기 기판은 SrTiO3 를 포함하고,상기 제1 전이 금속 산화물 층은 SrRuO3를 포함하고,상기 제2 전이 금속 산화물 층은 루틸 TiO2 를 포함하는 전자 소자
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제16항에 있어서,상기 기판은 실리콘을 포함하고,상기 제1 전이 금속 산화물 층은 루틸 TiO2를 포함하고,상기 제2 전이 금속 산화물 층은 루틸 VO2 및 루틸 RuO2 중에서 선택된 어느 하나를 포함하는 전자 소자
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제1 전이 금속 산화물을 포함하는 호스트 기판을 준비하는 것;상기 호스트 기판 상에 제2 전이 금속 산화물을 포함하는 희생층을 형성하는 것;상기 희생층 상에 상기 제1 전이 금속 산화물을 포함하는 전사층을 준비하는 것;상기 희생층을 선택적으로 제거하는 것;상기 전사층을 타겟 기판 상에 전사시키는 것; 및상기 전사층 상에 에피텍셜하게 상기 제2 전이 금속 산화물을 포함하는 단결정의 타겟층을 성장시키는 것을 포함하고,상기 타겟 기판과 상기 제2 전이 금속 산화물은 서로 다른 물질을 포함하고,상기 희생층을 선택적으로 제거하는 것은 약산을 이용한 식각 공정을 포함하는 전자 소자의 제조 방법
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