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칩의 분할 방법으로, 상기 칩의 분할 방법은: 복수의 인스턴스(instance)들을 포함하는 상기 칩의 RTL(Register Transfer Level) 합성 결과 및 사용자 제한 조건을 제공받고, 상기 칩에 포함된 상기 인스턴스 합성 결과 및 인스턴스 제한 조건을 추출하는 단계; 상기 인스턴스 제한 조건 및 상기 인스턴스 합성 결과로부터 인스턴스들의 분할 비용을 연산하는 단계;상기 분할 비용이 낮은 순서대로 상기 인스턴스 분할 가능을 판단하는 단계; 및 분할 가능한 인스턴스를 분할된 칩에 상응하는 템플릿으로 이식하여 칩을 분할하는 단계를 포함하는 칩의 분할 방법
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제1항에 있어서, 상기 인스턴스 합성 결과는,상기 인스턴스의 면적, 상기 인스턴스의 게이트 수 및 상기 인스턴스의 인터커넥션 핀 수 중 어느 하나를 포함하는 칩의 분할 방법
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제1항에 있어서, 상기 인스턴스 제한 조건은, 분할될 칩의 수, 상기 분할될 칩의 면적, 분할된 칩 사이의 인터커넥션 핀 수, 네트워크온칩(NOC) 여부, 분할 가능 여부, 핀 다중화 여부, 핀 다중화 비율(N:1) 중 어느 하나 이상을 포함하는 칩의 분할 방법
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제1항에 있어서, 상기 분할 비용을 연산하는 단계는, 분할된 칩 사이를 연결하는 전체 핀 수 대비 각 인스턴스의 핀 수가 많을수록 상기 분할 비용이 증가하도록 연산하는 칩의 분할 방법
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제1항에 있어서, 상기 분할 비용을 연산하는 단계는, 칩들의 전체 면적 대비 분할된 인스턴스의 면적이 작을수록 상기 분할 비용이 증가하도록 연산하는 칩의 분할 방법
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제1항에 있어서, 분할 대상 인스턴스의 분할 가능을 판단하는 단계는, 분할 대상 인스턴스가 상기 사용자 제한 조건으로부터 분할 가능한 것으로 지정된 것이고,네트워크온칩 인스턴스가 아니면 상기 분할 대상 인스턴스를 분할 가능으로 판단하여 수행하는 칩의 분할 방법
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제6항에 있어서, 분할 대상 인스턴스의 분할 가능을 판단하는 단계는, 상기 분할 대상 인스턴스를 포함하는 인스턴스가 상기 사용자 제한 조건으로부터 분할 가능한 것으로 지정되거나,상기 분할 대상 인스턴스가 포함하는 인스턴스가 분할 가능한 것으로 지정되면 분할 가능한 것으로 판단하여 수행하는 칩의 분할 방법
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제1항에 있어서, 상기 칩의 분할 방법은, 상기 칩과 상기 분할된 칩 사이의 인터커넥션 핀 수가 제한을 초과하면 멀티플렉싱하여 연결하도록 하는 멀티플렉싱 설정 단계를 더 포함하는 칩의 분할 방법
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제1항에 있어서, 분할 가능한 인스턴스를 분할된 칩에 상응하는 템플릿으로 이식하여 칩을 분할하는 단계는 상기 분할된 칩에 상응하는 템플릿의 면적 점유와 입출력 점유를 고려하여 수행하는 칩의 분할 방법
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칩을 분할하기 위한 연산 장치로, 상기 연산 장치는:적어도 하나 이상의 프로세서; 및상기 프로세서에 의해 실행되는 하나 이상의 프로그램을 저장하는 메모리를 포함하며, 상기 프로그램들은 하나 이상의 프로세서에 의해 실행될 때, 상기 하나 이상의 프로세서들에서,복수의 인스턴스(instance)들을 포함하는 상기 칩의 RTL(Register Transfer Level) 합성 결과 및 사용자 제한 조건을 제공받고, 상기 칩에 포함된 상기 인스턴스 합성 결과 및 인스턴스 제한 조건을 추출하는 단계; 상기 제한 조건 및 상기 합성 결과로부터 인스턴스들의 분할 비용을 연산하는 단계;상기 분할 비용이 낮은 순서대로 상기 인스턴스 분할 가능을 판단하는 단계; 및 분할 가능한 인스턴스를 별도의 템플릿으로 이식하여 칩을 분할하는 단계를 포함하는 연산 장치
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제10항에 있어서, 상기 인스턴스 합성 결과는,상기 인스턴스의 면적, 상기 인스턴스의 게이트 수 및 상기 인스턴스의 인터커넥션 핀 수 중 어느 하나를 포함하는 연산 장치
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제10항에 있어서, 상기 인스턴스 제한 조건은, 분할될 칩의 수, 상기 분할될 칩의 면적, 분할된 칩 사이의 인터커넥션 핀 수, 반도체 설계에 사용된 온 칩 네트워크 인스턴스, 분할 가능 여부, 핀 멀티플렉싱, 핀 멀티플렉싱 비율(N:1) 중 어느 하나 이상을 포함하는 연산 장치
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제10항에 있어서, 상기 분할 비용을 연산하는 단계는, 분할된 칩 사이를 연결하는 전체 핀 수 대비 각 인스턴스의 핀 수가 많을수록 상기 분할 비용이 증가하도록 연산하는 연산 장치
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제10항에 있어서, 상기 분할 비용을 연산하는 단계는, 칩들의 전체 면적 대비 분할된 인스턴스의 면적이 작을수록 상기 분할 비용이 증가하도록 연산하는 연산 장치
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제10항에 있어서, 분할 대상 인스턴스의 분할 가능을 판단하는 단계는, 분할 대상 인스턴스가 분할 가능한 것으로 지정된 것이고,네트워크 인스턴스가 아니면 상기 분할 대상 인스턴스를 분할 가능으로 판단하여 수행하는 연산 장치
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제15항에 있어서, 분할 대상 인스턴스의 분할 가능을 판단하는 단계는, 상기 분할 대상 인스턴스를 포함하는 인스턴스가 분할 가능한 것으로 지정되거나,상기 분할 대상 인스턴스가 포함하는 인스턴스가 분할 가능한 것으로 지정되면 분할 가능한 것으로 판단하여 수행하는 연산 장치
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제10항에 있어서, 상기 칩의 분할 방법은, 상기 칩과 상기 분할된 칩 사이의 인터커넥션 핀 수가 제한을 초과하면 멀티플렉싱하여 연결하도록 하는 멀티플렉싱 설정 단계를 더 포함하는 연산 장치
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제10항에 있어서, 분할 가능한 인스턴스를 별도의 템플릿으로 이식하여 칩을 분할하는 단계는 상기 분할된 칩에 상응하는 템플릿의 면적 점유와 입출력 점유를 고려하여 수행하는 연산 장치
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복수의 인스턴스(instance)들을 포함하는 상기 칩의 RTL(Register Transfer Level) 합성 결과 및 사용자 제한 조건을 제공받고, 상기 칩에 포함된 상기 인스턴스 합성 결과 및 인스턴스 제한 조건을 추출하는 분할 제한 조건 생성부;상기 제한 조건 및 상기 합성 결과로부터 인스턴스들의 분할 비용을 연산하는 비용 연산부;상기 분할 비용이 낮은 순서대로 상기 인스턴스 분할 가능을 판단하고, 분할 가능한 인스턴스를 분할된 칩에 상응하는 템플릿으로 이식하여 칩을 분할하는 분할 처리부를 포함하는 칩의 분할 장치
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제19항에 있어서, 상기 비용 연산부는, 분할된 칩 사이를 연결하는 전체 핀 수 대비 각 인스턴스의 핀 수가 많을수록 상기 분할 비용이 증가하도록 상기 비용을 연산하고, 칩들의 전체 면적 대비 분할된 인스턴스의 면적이 작을수록 상기 분할 비용이 증가하도록 연산하는 칩의 분할 장치
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