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제1 매칭 회로;제2 매칭 회로;상기 제1 매칭 회로 및 상기 제2 매칭 회로 사이에 연결되고, 상기 제1 매칭 회로로부터 수신된 제1 입력 신호를 증폭하여 상기 제2 매칭 회로로 출력하고, 그리고 상기 제2 매칭 회로로부터 수신된 제2 입력 신호를 증폭하여 상기 제1 매칭 회로로 출력하도록 구성된 증폭 회로를 포함하되,상기 제1 및 제2 매칭 회로들은 서로 대칭적인 구조를 갖고 상보적으로 동작하는 양방향 증폭기
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제 1 항에 있어서,상기 증폭 회로는:제1 트랜지스터;제2 트랜지스터;상기 제1 트랜지스터의 드레인 노드와 연결된 게이트 노드를 갖고, 상기 제1 트랜지스터의 게이트 노드와 연결된 소스 노드를 갖는 제3 트랜지스터; 및상기 제2 트랜지스터의 드레인 노드와 연결된 게이트 노드를 갖고, 상기 제2 트랜지스터의 게이트 노드와 연결된 소스 노드를 갖는 제4 트랜지스터를 포함하고,상기 제1 매칭 회로는:제1 노드 및 접지 전원을 제공하는 접지 노드 사이에 연결된 제1 메인 인덕터;상기 제1 트랜지스터의 상기 게이트 노드 및 상기 제2 트랜지스터의 상기게이트 노드 사이에 연결된 제1 인덕터; 및상기 제1 트랜지스터의 소스 노드 및 상기 제2 트랜지스터의 소스 노드 사이에 연결된 제2 인덕터를 포함하고, 그리고상기 제2 매칭 회로는:제2 노드 및 상기 접지 노드 사이에 연결된 제2 메인 인덕터;상기 제3 트랜지스터의 드레인 노드 및 상기 제4 트랜지스터의 드레인 노드 사이에 연결된 제3 인덕터; 및상기 제3 트랜지스터의 상기 게이트 노드 및 상기 제4 트랜지스터의 상기게이트 노드 사이에 연결된 제4 인덕터를 포함하는 양방향 증폭기
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3
제 2 항에 있어서,상기 제1 인덕터는 상기 제2 인덕터에 대해 음의 상호 인덕턴스를 갖고, 그리고상기 제3 인덕터는 상기 제4 인덕터에 대해 음의 상호 인덕턴스를 갖는 양방향 증폭기
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4
제 2 항에 있어서,상기 제1 인덕터에 제1 바이어스 신호를 제공하고, 상기 제2 인덕터에 제1 전원 신호를 제공하도록 구성된 제1 바이어스 회로; 및상기 제3 인덕터에 제2 바이어스 신호를 제공하고, 상기 제4 인덕터에 제2 전원 신호를 제공하도록 구성된 제2 바이어스 회로를 더 포함하는 양방향 증폭기
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5
제 4 항에 있어서,상기 제1 바이어스 회로는:제1 모드 동안, 제1 바이어스 전압을 상기 제1 바이어스 신호로서 제공하도록 구성된 제1 스위치; 및상기 제1 모드 동안, 접지 전압을 상기 제1 전원 신호로서 제공하도록 구성된 제2 스위치를 포함하고,상기 제2 바이어스 회로는:상기 제1 모드 동안, 제2 바이어스 전압을 상기 제2 바이어스 신호로서 제공하도록 구성된 제3 스위치; 및상기 제1 모드 동안, 전원 전압을 상기 제2 전원 신호로서 제공하도록 구성된 제4 스위치를 포함하는 양방향 증폭기
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6
제 5 항에 있어서,상기 제1 모드는 상기 제1 매칭 회로로부터 수신된 상기 제1 입력 신호를 증폭하여 상기 제2 매칭 회로로 출력하는 모드인 양방향 증폭기
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7
제 4 항에 있어서,상기 제1 바이어스 회로는:제2 모드 동안, 제2 바이어스 전압을 상기 제1 바이어스 신호로서 제공하도록 구성된 제1 스위치; 및상기 제2 모드 동안, 전원 전압을 상기 제1 전원 신호로서 제공하도록 구성된 제2 스위치를 포함하고,상기 제2 바이어스 회로는:상기 제2 모드 동안, 제1 바이어스 전압을 상기 제2 바이어스 신호로서 제공하도록 구성된 제3 스위치; 및상기 제2 모드 동안, 접지 전압을 상기 제2 전원 신호로서 제공하도록 구성된 제4 스위치를 포함하는 양방향 증폭기
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8
제 7 항에 있어서,상기 제2 모드는 상기 제2 매칭 회로로부터 수신된 상기 제2 입력 신호를 증폭하여 상기 제1 매칭 회로로 출력하는 모드인 양방향 증폭기
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9
제 1 항에 있어서,상기 제1 매칭 회로는 프로세서로부터 수신된 연산 신호에 기초하여 상기 제1 입력 신호를 생성하고, 그리고 상기 증폭 회로에 의해 증폭된 상기 제2 입력 신호를 상기 프로세서에 제공하도록 구성되고, 그리고상기 제2 매칭 회로는 안테나로부터 수신된 통신 신호에 기초하여 상기 제2 입력 신호를 생성하고, 그리고 상기 증폭 회로에 의해 증폭된 상기 제1 입력 신호를 상기 안테나로 제공하도록 구성된 양방향 증폭기
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프로세서;상기 프로세서의 제어에 따라 제어 신호 및 상보 제어 신호를 생성하도록 구성된 신호 제어기; 및상기 프로세서 및 상기 신호 제어기와 통신하도록 구성된 양방향 증폭기를 포함하되,상기 양방향 증폭기는:제1 매칭 회로;제2 매칭 회로;상기 제1 매칭 회로 및 상기 제2 매칭 회로 사이에 연결되고, 상기 제1 매칭 회로로부터 수신된 제1 입력 신호를 증폭하여 상기 제2 매칭 회로로 출력하고, 그리고 상기 제2 매칭 회로로부터 수신된 제2 입력 신호를 증폭하여 상기 제1 매칭 회로로 출력하도록 구성된 증폭 회로를 포함하되,상기 제1 및 제2 매칭 회로들은 서로 대칭적인 구조를 갖고 상보적으로 동작하는 통신 장치
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11
제 10 항에 있어서,상기 증폭 회로는 제1 트랜지스터;제2 트랜지스터;상기 제1 트랜지스터의 드레인 노드와 연결된 게이트 노드를 갖고, 상기 제1 트랜지스터의 게이트 노드와 연결된 소스 노드를 갖는 제3 트랜지스터; 및상기 제2 트랜지스터의 드레인 노드와 연결된 게이트 노드를 갖고, 상기 제2 트랜지스터의 게이트 노드와 연결된 소스 노드를 갖는 제4 트랜지스터를 포함하고,상기 제1 매칭 회로는:제1 노드 및 접지 전원을 제공하는 접지 노드 사이에 연결된 제1 메인 인덕터;상기 제1 트랜지스터의 상기 게이트 노드 및 상기 제2 트랜지스터의 상기 게이트 노드 사이에 연결된 제1 인덕터; 및상기 제1 트랜지스터의 소스 노드 및 상기 제2 트랜지스터의 소스 노드 사이에 연결된 제2 인덕터를 포함하고, 상기 제2 매칭 회로는:제2 노드 및 상기 접지 노드 사이에 연결된 제2 메인 인덕터;상기 제3 트랜지스터의 드레인 노드 및 상기 제4 트랜지스터의 드레인 노드 사이에 연결된 제3 인덕터; 및상기 제3 트랜지스터의 상기 게이트 노드 및 상기 제4 트랜지스터의 상기 게이트 노드 사이에 연결된 제4 인덕터를 포함하는 통신 장치
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12
제 11 항에 있어서,상기 제1 인덕터에 제1 바이어스 신호를 제공하고, 상기 제2 인덕터에 제1 전원 신호를 제공하도록 구성된 제1 바이어스 회로; 및상기 제3 인덕터에 제2 바이어스 신호를 제공하고, 상기 제4 인덕터에 제2 전원 신호를 제공하도록 구성된 제2 바이어스 회로를 더 포함하는 통신 장치
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제 12 항에 있어서,상기 신호 제어기는, 상기 프로세서의 제어에 따라:제1 모드 동안, 상기 제1 바이어스 회로에 제어 신호를 제공하고, 상기 제2 바이어스 회로에 상보 제어 신호를 제공하고; 그리고상기 제1 모드와 다른 제2 모드 동안, 상기 제1 바이어스 회로에 상기 상보 제어 신호를 제공하고, 상기 제2 바이어스 회로에 상기 제어 신호를 제공하도록 더 구성된 통신 장치
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제 13 항에 있어서,상기 제1 모드는 상기 제1 매칭 회로로부터 수신된 상기 제1 입력 신호를 증폭하여 상기 제2 매칭 회로로 출력하는 모드이고,상기 제2 모드는 상기 제2 매칭 회로로부터 수신된 상기 제2 입력 신호를 증폭하여 상기 제1 매칭 회로로 출력하는 모드인 통신 장치
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