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반도체 박막저항의 등가 회로 구성방법
- 기술번호 : KST2023001794
- 담당센터 : 대전기술혁신센터
- 전화번호 : 042-610-2279
| 요약 | 본 발명은 반도체 박막저항의 등가 회로를 구성하는 방법에 있어서, 반도체 박막 저항의 제1 포트, 제2 포트,및 접지 전극을 정의하는 단계, 상기 제1 포트 및 상기 제2 포트 사이에 연결되는 제1 수동 소자부를 정의하는 단계, 상기 제1 수동 소자부는 등가 저항을 포함하고, 상기 제1 포트 및 상기 접지 전극 사이에 연결되는 제2 수동 소자부 및 제4 수동 소자부를 정의하는 단계, 상기 제2 수동 소자부 및 상기 제4 수동 소자부는 직렬로 연결되고, 상기 제2 포트 및 상기 접지 전극 사이에 연결되는 제3 수동 소자부 및 제5 수동 소자부를 정의하는 단계, 상기 제3 수동 소자부 및 상기 제5 수동 소자부는 직렬로 연결되며, 및 상기 제2 내지 제5 수동 소자부들 각각의 수동 소자들의 파라미터 값을 결정하는 단계를 포함하는 등가 회로 구성 방법을 제공한다. |
|---|---|
| Int. CL | H10N 97/00 (2023.01.01) H01L 27/06 (2006.01.01) H01L 27/07 (2006.01.01) |
| CPC | H01L 28/20(2013.01) H01L 27/0682(2013.01) H01L 27/0794(2013.01) |
| 출원번호/일자 | 1020220026719 (2022.03.02) |
| 출원인 | 한국전자통신연구원 |
| 등록번호/일자 | |
| 공개번호/일자 | 10-2023-0038077 (2023.03.17) 문서열기 |
| 공고번호/일자 | |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 |
대한민국 | 1020210121186 | 2021.09.10
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| 법적상태 | 공개 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 국내출원/신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | N |
| 심사청구항수 | 1 |