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1
증폭기 입력단과 연결되어 상기 증폭기 입력단으로 인가되는 RF 신호를 수신하는 제1 도전체;상기 제1 도전체의 제1 부분과 평행한 제2 도전체;상기 제2 도전체와 분리되고, 상기 제1 도전체의 제2 부분과 평행한 제3 도전체; 그리고상기 제2 도전체의 일단에 연결되는 게이트 단자, 상기 제3 도전체의 일단에 연결되는 제1 단자, 및 증폭기 출력단에 연결되는 제2 단자를 포함하는 트랜지스터를 포함하되,상기 RF 신호에 기초하여 제1 밸런스 신호를 출력하도록 상기 제1 도전체 및 상기 제2 도전체가 제1 발룬을 형성하고,상기 RF 신호에 기초하여 제2 밸런스 신호를 출력하도록 상기 제1 도전체 및 상기 제3 도전체가 제2 발룬을 형성하고; 그리고상기 제1 발룬 및 상기 제2 발룬이 각각 출력하는 상기 제1 밸런스 신호 및 상기 제2 밸런스 신호는 상기 트랜지스터의 드레인-소스 전류량을 조절하는 초고주파 증폭기
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2
제1 항에 있어서,상기 트랜지스터의 상기 게이트 단자 및 상기 제2 도전체의 일단 사이에 연결되는 인덕터를 더 포함하는 초고주파 증폭기
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3
제1 항에 있어서,상기 트랜지스터의 상기 게이트 단자에 일단이 연결되고, 및 게이트 입력 전압이 인가되는 게이트 바이어스 단자에 타단이 연결되는 입력 저항을 더 포함하는 초고주파 증폭기
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4
제1 항에 있어서,상기 제1 밸런스 신호의 위상은 상기 제2 밸런스 신호의 위상과 반대인 초고주파 증폭기
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5
제1 항에 있어서,상기 제2 도전체의 길이와 상기 제3 도전체의 길이는 서로 다른 초고주파 증폭기
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6
제1 항에 있어서,상기 제2 도전체의 일단이 상기 트랜지스터의 상기 게이트 단자에 연결되고, 그리고상기 제2 도전체의 타단에 일단이 연결되고, 및 게이트 입력 전압을 인가하는 게이트 바이어스 단자에 타단이 연결되는 입력 저항을 더 포함하는 초고주파 증폭기
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7
증폭기 입력단과 연결되어 상기 증폭기 입력단으로 인가되는 RF 신호를 수신하는 제1 도전체;상기 제1 도전체의 제1 부분과 평행한 제2 도전체;상기 제2 도전체와 분리되고, 상기 제1 도전체의 제2 부분과 평행한 제3 도전체;상기 제1 도전체의 제3 부분과 평행한 제4 도전체;상기 제4 도전체와 분리되고, 상기 제1 도전체의 제4 부분과 평행한 제5 도전체;상기 제2 도전체의 일단에 연결되는 제1 단자, 상기 제4 도전체의 일단에 연결되는 게이트 단자, 및 증폭기 출력단에 연결되는 제2 단자를 포함하는 제1 트랜지스터; 그리고상기 제3 도전체의 일단에 연결되는 제1 단자, 상기 제5 도전체의 일단에 연결되는 게이트 단자, 및 증폭기 출력단에 연결되는 제2 단자를 포함하는 제2 트랜지스터를 포함하되,상기 RF 신호에 기초하여 제1 밸런스 신호를 출력하도록 상기 제1 도전체 및 상기 제2 도전체가 제1 발룬을 형성하고,상기 RF 신호에 기초하여 제2 밸런스 신호를 출력하도록 상기 제1 도전체 및 상기 제3 도전체가 제2 발룬을 형성하고;상기 RF 신호에 기초하여 제3 밸런스 신호를 출력하도록 상기 제1 도전체 및 상기 제4 도전체가 제3 발룬을 형성하고,상기 RF 신호에 기초하여 제4 밸런스 신호를 출력하도록 상기 제1 도전체 및 상기 제5 도전체가 제4 발룬을 형성하고,상기 제1 발룬 및 상기 제3 발룬이 각각 출력하는 상기 제1 밸런스 신호 및 상기 제3 밸런스 신호는 상기 제1 트랜지스터의 드레인-소스 전류량을 조절하고, 그리고상기 제2 발룬 및 상기 제4 발룬이 각각 출력하는 상기 제2 밸런스 신호 및 상기 제4 밸런스 신호는 상기 제2 트랜지스터의 드레인-소스 전류량을 조절하는 초고주파 증폭기
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8
제7 항에 있어서,상기 제1 트랜지스터의 상기 게이트 단자 및 상기 제4 도전체의 일단 사이에 연결되는 제1 인덕터; 그리고상기 제2 트랜지스터의 상기 게이트 단자 및 상기 제5 도전체의 일단 사이에 연결되는 제2 인덕터를 더 포함하는 초고주파 증폭기
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9
제7 항에 있어서,상기 제1 트랜지스터의 상기 게이트 단자에 일단이 연결되고, 및 게이트 입력 전압이 인가되는 게이트 바이어스 단자에 타단이 연결되는 제1 입력 저항; 그리고상기 제2 트랜지스터의 상기 게이트 단자에 일단이 연결되고, 및 게이트 입력 전압이 인가되는 게이트 바이어스 단자에 타단이 연결되는 제2 입력 저항을 더 포함하는 초고주파 증폭기
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10
제7 항에 있어서,상기 제1 밸런스 신호의 위상은 상기 제3 밸런스 신호의 위상과 반대인 초고주파 증폭기
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11
제7 항에 있어서,상기 제2 밸런스 신호의 위상은 상기 제4 밸런스 신호의 위상과 반대인 초고주파 증폭기
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12
제7 항에 있어서,상기 제2 도전체의 길이와 상기 제4 도전체의 길이는 서로 다른 초고주파 증폭기
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제7 항에 있어서,상기 제3 도전체의 길이와 상기 제5 도전체의 길이는 서로 다른 초고주파 증폭기
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14
제7 항에 있어서,상기 제4 도전체의 일단이 상기 제1 트랜지스터의 상기 게이트 단자에 연결되고,상기 제5 도전체의 일단이 상기 제2 트랜지스터의 상기 게이트 단자에 연결되고, 그리고상기 제4 도전체의 타단에 일단이 연결되고, 및 게이트 입력 전압을 인가하는 게이트 바이어스 단자에 타단이 연결되는 제1 입력 저항 및 상기 제5 도전체의 타단에 일단이 연결되고, 및 게이트 입력 전압을 인가하는 게이트 바이어스 단자에 타단이 연결되는 제2 입력 저항을 더 포함하는 초고주파 증폭기
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