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디퍼런셜 값을 이용하는 시스톨릭 어레이 구조 및 장치

  • 기술번호 : KST2023002419
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 디퍼런셜 값을 이용하는 시스톨릭 어레이 구조 및 장치에 관한 것이다. 본 발명의 일 실시예에 따른 구조는 다수의 PE(Processing Element)가 연결된 PE 어레이를 포함하는 시스톨릭 어레이(systolic array) 구조로서, 상기 각 PE에 입력되는 제1 및 제2 입력에 대해 각각 디퍼런셜 값(differential value)을 적용하여 MAC(multiply and accumulation) 연산을 수행한다.
Int. CL G06N 3/063 (2023.01.01) G06F 15/80 (2006.01.01) G06F 17/15 (2006.01.01)
CPC G06N 3/063(2013.01) G06F 15/8046(2013.01) G06F 17/15(2013.01)
출원번호/일자 1020220182742 (2022.12.23)
출원인 한국전자기술연구원
등록번호/일자
공개번호/일자 10-2023-0096905 (2023.06.30) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020210186542   |   2021.12.23
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2022.12.23)
심사청구항수 20

출원인

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 신동엽 서울특별시 강서구
2 임용석 서울특별시 양천구

대리인

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번호 이름 국적 주소
1 특허법인이룸리온 대한민국 서울특별시 서초구 사평대로 ***, *층 (반포동)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2022.12.23 수리 (Accepted) 1-1-2022-1389774-52
2 특허고객번호 정보변경(경정)신고서·정정신고서
2023.03.14 수리 (Accepted) 4-1-2023-5062703-94
3 특허고객번호 정보변경(경정)신고서·정정신고서
2023.03.20 수리 (Accepted) 4-1-2023-5067768-12
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
다수의 PE(Processing Element)가 연결된 PE 어레이를 포함하는 시스톨릭 어레이(systolic array) 구조로서,상기 각 PE에 입력되는 제1 및 제2 입력에 대해 각각 디퍼런셜 값(differential value)을 적용하여 MAC(multiply and accumulation) 연산을 수행하는 구조
2 2
제1항에 있어서,상기 PE 어레이는 상기 제1 입력에만 디퍼런셜 값을 적용하는 PE와, 상기 제1 및 제2 입력에 모두 디퍼런셜 값을 적용하는 PE를 각각 포함하는 구조
3 3
제1항에 있어서,상기 제1 및 제2 입력의 각 첫번째에 해당하는 입력 이후의 입력에 대해 디퍼런셜 값을 적용하는 구조
4 4
제1항에 있어서,상기 각 PE에서 상기 제1 입력이 Pre-load되어 세팅되고, 상기 제2 입력은 시스톨릭하게 입력되는 구조
5 5
제4항에 있어서,상기 PE 어레이에서 첫번째 column에 배치된 PE인 RPE'는 나머지 column에 배치된 PE인 PRE보다 제1 입력에 대해 높은 비트 정밀도를 가지며,상기 RPE'와 상기 RPE는 제2 입력에 대해 동일한 비트 정밀도를 가지는 구조
6 6
제4항에 있어서,상기 PE 어레이에서 첫번째 column에 배치된 PE인 RPE'의 제1 입력은 나머지 column에 배치된 PE의 제1 입력보다 작은 비트수를 가지며,상기 RPE'의 제2 입력과 상기 RPE의 제2 입력은 동일한 비트수를 가지는 구조
7 7
제6항에 있어서,상기 RPE의 제1 입력에는 디퍼런셜 값이 적용되는 구조
8 8
제6항에 있어서,상기 RPE'에서, 첫번째 제2 입력은 m개(단, m은 2이상의 자연수)로 나뉜 후 m회 사이클에 거쳐 차례로 입력되며, 나머지 제2 입력은 디퍼런셜 값이 적용되는 구조
9 9
제8항에 있어서,상기 m개로 나눠진 각 입력은 상기 디퍼런셜 값이 적용된 나머지 제2 입력과 동일한 비트수를 가지는 구조
10 10
제1항에 있어서,상기 디퍼런셜 값을 보상하는 보상부를 더 포함하는 구조
11 11
제10항에 있어서,상기 보상부는 시스톨릭하게 입력되는 제2 입력의 디퍼런셜 값을 보상하기 위해 상기 PE 어레이에서 각 column의 이전 누적값을 사용하고, Pre-load되어 세팅되는 제1 입력의 디퍼런셜 값을 보상하기 위해 상기 PE 어레이에서 이전 column의 누적값을 사용하는 구조
12 12
제1항에 있어서,상기 MAC 연산은 딥러닝 관련 연산인 구조
13 13
제12항에 있어서,상기 제1 입력은 가중치(weight)이고, 상기 제2 입력은 입력층의 노드로부터 출력된 것이거나, 어느 한 은닉층의 노드에서 계산되어 다음 은닉층의 노드 또는 출력층의 노드에 입력되는 activation인 구조
14 14
메모리; 및상기 메모리에 저장된 정보를 이용하는 프로세서;를 포함하고,상기 프로세서는 다수의 PE(Processing Element)가 연결된 PE 어레이를 구비한 시스톨릭 어레이(systolic array) 구조를 포함하며,상기 시스톨릭 어레이 구조는 상기 각 PE에 입력되는 제1 및 제2 입력에 대해 각각 디퍼런셜 값(differential value)을 적용하여 MAC(multiply and accumulation) 연산을 수행하는 장치
15 15
제14항에 있어서,상기 PE 어레이는 상기 제1 입력에만 디퍼런셜 값을 적용하는 PE와, 상기 제1 및 제2 입력에 모두 디퍼런셜 값을 적용하는 PE를 각각 포함하는 장치
16 16
제14항에 있어서,상기 각 PE에서 상기 제1 입력이 Pre-load되어 세팅되고, 상기 제2 입력은 시스톨릭하게 입력되는 장치
17 17
제16항에 있어서,상기 PE 어레이에서 첫번째 column에 배치된 PE인 RPE'의 제1 입력은 나머지 column에 배치된 PE의 제1 입력보다 작은 비트수를 가지며,상기 RPE'의 제2 입력과 상기 RPE의 제2 입력은 동일한 비트수를 가지는 장치
18 18
제17항에 있어서,상기 RPE'에서, 첫번째 제2 입력은 m개(단, m은 2이상의 자연수)로 나뉜 후 m회 사이클에 거쳐 차례로 입력되며, 나머지 제2 입력은 디퍼런셜 값이 적용되는 장치
19 19
제18항에 있어서,상기 m개로 나눠진 각 입력은 상기 디퍼런셜 값이 적용된 나머지 제2 입력과 동일한 비트수를 가지는 장치
20 20
제1항에 있어서,상기 디퍼런셜 값을 보상하는 보상부를 더 포함하며,상기 보상부는 시스톨릭하게 입력되는 제2 입력의 디퍼런셜 값을 보상하기 위해 상기 PE 어레이에서 각 column의 이전 누적값을 사용하고, Pre-load되어 세팅되는 제1 입력의 디퍼런셜 값을 보상하기 위해 상기 PE 어레이에서 이전 column의 누적값을 사용하는 장치
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 (주)아크릴 SW컴퓨팅산업원천기술개발 데이터센터-엣지 NPU 간 연합 추론/학습 기반 대규모 인공지능 응용/개발을 용이하게 하는 SW 프레임워크 개발