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원하는 비트 수의 풀 가산기(Full adder)에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치(testbench)를 자동 생성하는 설정 파일 생성부; 및 풀 가산기(Full adder)를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 시뮬레이션 수행부 를 포함하고, 상기 설정 파일 생성부는, 테스트벤치가 설정 파일에 상응하게 생성되도록 사용자로부터 클럭 사이클, 모듈 이름, 변수명, 시뮬레이션 진행 횟수, 원하는 비트 수의 풀 가산기에 대한 검증이 가능하도록 하기 위한 비트 수를 포함하는 정보를 입력 받고, 입력 완료 후 Python 프로그램을 실행하여 테스트벤치를 자동으로 생성하는RTL 설계 검증 자동화 시스템
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제1항에 있어서,상기 시뮬레이션 수행부는, 베릴로그(Verilog) 검증을 위해 상기 자동 생성된 테스트벤치에서 랜덤으로 선정된 값들을 초기에 설정한 시뮬레이션 횟수만큼 넣어 시뮬레이션을 수행하고 출력된 파형을 십진수형태의 데이터로 출력하여 Python에서 진행한 연산 결과와 비교하기 위해 재정렬하여 데이터를 저장하는 RTL 설계 검증 자동화 시스템
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제3항에 있어서,상기 시뮬레이션 수행부는, Python을 이용하여 랜덤으로 입력된 값들에 대한 풀 가산기 연산을 수행하여 연산 결과를 산출한 후, 상기 베릴로그에서 추출된 재정렬된 데이터와 Python의 연산 결과를 모두 이진수로 변환하고, 변환된 결과는 Python 코드를 통해 비트 단위로 일치 여부를 판별하고 일치 하지 않는 경우는 오류로 판별하여 결과 파일에 출력하는 RTL 설계 검증 자동화 시스템
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설정 파일 생성부가 원하는 비트 수의 풀 가산기(Full adder)에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치(testbench)를 자동 생성하는 단계; 및시뮬레이션 수행부가 풀 가산기(Full adder)를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 단계를 포함하고, 상기 설정 파일 생성부가 원하는 비트 수의 풀 가산기에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치를 자동 생성하는 단계는, 테스트벤치가 설정 파일에 상응하게 생성되도록 사용자로부터 클럭 사이클, 모듈 이름, 변수명, 시뮬레이션 진행 횟수, 원하는 비트 수의 풀 가산기에 대한 검증이 가능하도록 하기 위한 비트 수를 포함하는 정보를 입력 받고, 입력 완료 후 Python 프로그램을 실행하여 테스트벤치를 자동으로 생성하는 RTL 설계 검증 자동화 방법
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제5항에 있어서,상기 시뮬레이션 수행부가 풀 가산기를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 단계는, 베릴로그(Verilog) 검증을 위해 상기 자동 생성된 테스트벤치에서 랜덤으로 선정된 값들을 초기에 설정한 시뮬레이션 횟수만큼 넣어 시뮬레이션을 수행하고 출력된 파형을 십진수형태의 데이터로 출력하여 Python에서 진행한 연산 결과와 비교하기 위해 재정렬하여 데이터를 저장하는 RTL 설계 검증 자동화 방법
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제7항에 있어서,상기 시뮬레이션 수행부가 풀 가산기를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 단계는, Python을 이용하여 랜덤으로 입력된 값들에 대한 풀 가산기 연산을 수행하여 연산 결과를 산출한 후, 상기 베릴로그에서 추출된 재정렬된 데이터와 Python의 연산 결과를 모두 이진수로 변환하고, 변환된 결과는 Python 코드를 통해 비트 단위로 일치 여부를 판별하고 일치 하지 않는 경우는 오류로 판별하여 결과 파일에 출력하는 RTL 설계 검증 자동화 방법
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