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하이-레벨 합성을 이용한 FPGA 기반 컴퓨터 생성 홀로그램의 연산 가속 방법

  • 기술번호 : KST2023002658
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 하이-레벨 합성을 이용한 FPGA 기반 컴퓨터 생성 홀로그램의 연산 가속 방법에 관한 것으로, FPGA 기반으로 컴퓨터 생성 홀로그램을 합성하여 기존 GPU에 비해 컴퓨터 생성 홀로그램의 합성속도를 2배 이상 가속할 수 있는 하이-레벨 합성을 이용한 FPGA 기반 컴퓨터 생성 홀로그램의 연산 가속 방법을 제공한다.
Int. CL G03H 1/26 (2006.01.01) G06T 1/20 (2018.01.01) G06T 3/40 (2006.01.01)
CPC G03H 1/26(2013.01) G06T 1/20(2013.01) G06T 3/4084(2013.01) G06T 3/4007(2013.01)
출원번호/일자 1020220113298 (2022.09.07)
출원인 인하대학교 산학협력단
등록번호/일자 10-2550328-0000 (2023.06.28)
공개번호/일자
공고번호/일자 (20230703) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2022.09.07)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 인하대학교 산학협력단 대한민국 인천광역시 미추홀구

발명자

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번호 이름 국적 주소
1 이채은 서울특별시 서초구
2 정영철 충청남도 아산시 방축로

대리인

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번호 이름 국적 주소
1 특허법인아이더스 대한민국 인천광역시 연수구 송도과학로 **, A동 ***호(송도동, 송도테크노파크IT센터)

최종권리자

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번호 이름 국적 주소
1 인하대학교 산학협력단 인천광역시 미추홀구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2022.09.07 수리 (Accepted) 1-1-2022-0942260-45
2 [출원서 등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2022.10.07 수리 (Accepted) 1-1-2022-1059434-48
3 [우선심사신청]심사청구서·우선심사신청서
 2022.12.07 수리 (Accepted) 1-1-2022-1314376-58
4 [우선심사신청]선행기술조사의뢰서
[Request for Preferential Examination] Request for Prior Art Search		 2022.12.13 수리 (Accepted) 9-1-9999-9999999-89
5 [우선심사신청]선행기술조사보고서
[Request for Preferential Examination] Report of Prior Art Search		 2022.12.22 수리 (Accepted) 9-1-2022-0020325-08
6 의견제출통지서
Notification of reason for refusal		 2023.02.10 발송처리완료 (Completion of Transmission) 9-5-2023-0142070-16
7 [출원서 등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2023.02.23 수리 (Accepted) 1-1-2023-0211804-72
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2023.04.05 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2023-0381772-96
9 [거절이유 등 통지에 따른 의견]의견서·답변서·소명서
 2023.04.05 수리 (Accepted) 1-1-2023-0381779-15
10 등록결정서
Decision to grant		 2023.06.26 발송처리완료 (Completion of Transmission) 9-5-2023-0579273-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
라이트 필드 이미지를 이용하여 FPGA 기반 컴퓨터 생성 홀로그램의 연산 가속 방법에 있어서,라이트 필드 이미지를 FPGA에 불러오는 제1단계;상기 FPGA가 상기 라이트 필드 이미지에 대한 2D FFT를 계산하고, 생성하고자 하는 홀로그램의 해상도에 맞게 보간법(Interpolation)을 수행하는 제2단계; 및상기 FPGA가 홀로그램 생성에 필요한 랜덤 위상(Random phase)을 가지는 반송파(carrier wave)와 픽셀별 곱셈(pixel-wise Multiplication)을 수행한 후, 각 라이트 필드 이미지의 결과를 하나의 행렬(Matrix)에 축적(Accumulation)하는 제3단계;를 포함하고,상기 FPGA는 홀로그램 합성을 가속하기 위해 하이-레벨 합성(High-level synthesis)을 통해 홀로그램 합성 전용 코어를 생성하고,상기 제1단계는 CPU에 저장된 라이트 필드 이미지를 FPGA의 전역 메모리에 불러오는 단계인 것을 특징으로 하는 하이-레벨 합성을 이용한 FPGA 기반 컴퓨터생성 홀로그램의 연산 가속 방법
2 2
삭제
3 3
삭제
4 4
제 1항에 있어서, 상기 제3단계는 CPU에서 계산된 홀로그램 생성에 필요한 랜덤 위상(Random phase)을 가지는 반송파(carrier wave)와 픽셀별 곱셈(pixel-wise Multiplication)을 수행한 후, 각 라이트 필드 이미지의 결과를 하나의 행렬(Matrix)에 축적(Accumulation)하는 단계인 것을 특징으로 하는 하이-레벨 합성을 이용한 FPGA 기반 컴퓨터 생성 홀로그램의 연산 가속 방법
5 5
제 1항에 있어서, 상기 제3단계 이후, 모든 라이트 필드 이미지(Light Field Images)에 대한 결과가 행렬(Matrix)에 축적(Accumulation)되면 홀로그램 데이터(hologram data)를 완성하는 제4단계;를 더 포함하는 것을 특징으로 하는 하이-레벨 합성을 이용한 FPGA 기반 컴퓨터 생성 홀로그램의 연산 가속 방법
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제 1항에 있어서, 상기 제1 내지 제3단계는 파이프라인(Pipeline) 기법을 적용하여 독립적인 입력 데이터 셋을 클럭 주기 마다 입력받아 순차적으로 연산하는 것을 특징으로 하는 하이-레벨 합성을 이용한 FPGA 기반 컴퓨터 생성 홀로그램의 연산 가속 방법
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제 1항에 있어서, 상기 제1 내지 제3단계는 다양한 연산을 동시에 실행시키기 위해 언롤(unroll) 기법을 적용하고, 고정 소수점 최적화(fixed point optimization)을 적용하여 더블(double)형 data를 32bit fixed point data type으로 양자화(quantization)하는 것을 특징으로 하는 하이-레벨 합성을 이용한 FPGA 기반 컴퓨터 생성 홀로그램의 연산 가속 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 인하대학교 산학협력단 정보통신방송혁신인재양성(R＆D) 스마트 모빌리티를 위한 인공지능 시스템반도체 핵심 기술 개발 및 인력 양성