| 1 |
1
제 1 소오스 단자, 제 1 드레인 단자 및 제 1 게이트 단자를 포함하는 제 1 반도체 소자;제 2 소오스 단자, 제 2 드레인 단자 및 제 2 게이트 단자를 포함하는 제 2 반도체 소자;상기 제 1 드레인 단자에 연결된 제 1 서칭 라인;상기 제 2 드레인 단자에 연결된 제 2 서칭 라인; 상기 제 1 게이트 단자 및 제 2 게이트 단자에 공통으로 연결된 워드라인; 및상기 제 1 소오스 단자 및 상기 제 2 소오스 단자에 공통으로 연결된 매칭 라인을 포함하고,3진 처리를 위한 3진 웨이트 및 3진 입력이,상기 제 1 반도체 소자의 제 1 문턱전압과 상기 제 2 반도체 소자의 제 2 문턱전압을 상대적으로 낮은 로우 문턱전압과 상대적으로 높은 하이 문턱전압으로 조합된 세가지 스테이트 중의 하나로 변경하는 제 1 동작과, 상기 제 1 서칭 라인 및 상기 제 2 서칭 라인에 인가되는 전압을 접지전압, 동작전압 및 중간 동작전압으로 조합된 세가지 조합 중의 하나로 설정하는 제 2 동작 중 서로 다른 어느 하나로 수행되고,상기 3진 웨이트 및 상기 3진 입력의 조건에 따라서 9개의 연산 결과가 상기 매칭 라인을 통해서 출력되고,상기 제 1 동작에서 상기 세가지 스테이트는,상기 제 1 문턱전압과 상기 제 2 문턱전압이 모두 하이 문턱전압인 제 1 스테이트;상기 제 1 문턱전압이 하이 문턱전압이고 상기 제 2 문턱전압이 로우 문턱전압인 제 2 스테이트; 및상기 제 1 문턱전압이 로우 문턱전압이고 상기 제 2 문턱전압이 하이 문턱전압인 제 3 스테이트를 포함하는,3진 신경망 가속기 소자
|
| 2 |
2
삭제
|
| 3 |
3
제 1 항에 있어서,상기 제 2 동작에서 상기 세가지 조합은,상기 제 1 서칭 라인과 상기 제 2 서칭 라인에 모두 중간 동작전압이 인가되는 제 1 조합;상기 제 1 서칭 라인에 접지 전압이 인가되고, 상기 제 2 서칭 라인에 동작 전압이 인가되는 제 2 조합; 및상기 제 1 서칭 라인에 동작 전압이 인가되고, 상기 제 2 서칭 라인에 접지 전압이 인가되는 제 3 조합을 포함하는,3진 신경망 가속기 소자
|
| 4 |
4
제 1 항에 있어서,상기 3진 웨이트는 상기 제 1 동작으로 수행되고,상기 3진 입력은 상기 제 2 동작으로 수행되는,3진 신경망 가속기 소자
|
| 5 |
5
제 1 항에 있어서,상기 3진 웨이트는 상기 제 2 동작으로 수행되고,상기 3진 입력은 상기 제 1 동작으로 수행되는,3진 신경망 가속기 소자
|
| 6 |
6
제 1 소오스 단자, 제 1 드레인 단자 및 제 1 게이트 단자를 포함하는 제 1 반도체 소자;제 2 소오스 단자, 제 2 드레인 단자 및 제 2 게이트 단자를 포함하는 제 2 반도체 소자;상기 제 1 드레인 단자에 연결된 제 1 서칭 라인;상기 제 2 드레인 단자에 연결된 제 2 서칭 라인; 상기 제 1 게이트 단자 및 제 2 게이트 단자에 공통으로 연결된 워드라인; 및상기 제 1 소오스 단자 및 상기 제 2 소오스 단자에 공통으로 연결된 매칭 라인을 포함하고,3진 처리를 위한 3진 웨이트 및 3진 입력이,상기 제 1 반도체 소자의 제 1 문턱전압과 상기 제 2 반도체 소자의 제 2 문턱전압을 상대적으로 낮은 로우 문턱전압과 상대적으로 높은 하이 문턱전압으로 조합된 세가지 스테이트 중의 하나로 변경하는 제 1 동작과, 상기 제 1 서칭 라인 및 상기 제 2 서칭 라인에 인가되는 전압을 접지전압, 동작전압 및 중간 동작전압으로 조합된 세가지 조합 중의 하나로 설정하는 제 2 동작 중 서로 다른 어느 하나로 수행되고,상기 3진 웨이트 및 상기 3진 입력의 조건에 따라서 9개의 연산 결과가 상기 매칭 라인을 통해서 출력되고,상기 매칭 라인은 상기 중간 동작 전압으로 미리 충전된, 3진 신경망 가속기 소자
|
| 7 |
7
제 1 항에 있어서,상기 제 1 반도체 소자 및 상기 제 2 반도체 소자는 강유전체 전계효과 트랜지스터(FeFET)인, 3진 신경망 가속기 소자
|
| 8 |
8
제 7 항에 있어서,상기 제 1 동작에서, 상기 하이 문턱전압은 상기 강유전체 전계효과 트랜지스터가 프로그램된 상태에서 문턱전압이고, 상기 로우 문턱전압은 상기 강유전체 전계효과 트랜지스터가 소거 상태에서 문턱전압인, 3진 신경망 가속기 소자
|
| 9 |
9
제 1 항에 있어서,상기 제 1 반도체 소자 및 상기 제 2 반도체 소자는 플래시(flash) 메모리 소자인, 3진 신경망 가속기 소자
|
| 10 |
10
제 1 소오스 단자, 제 1 드레인 단자 및 제 1 게이트 단자를 포함하는 제 1 반도체 소자;제 2 소오스 단자, 제 2 드레인 단자 및 제 2 게이트 단자를 포함하는 제 2 반도체 소자;상기 제 1 드레인 단자에 연결된 제 1 서칭 라인;상기 제 2 드레인 단자에 연결된 제 2 서칭 라인;상기 제 1 게이트 단자 및 제 2 게이트 단자에 공통으로 연결된 워드라인; 및상기 제 1 소오스 단자 및 상기 제 2 소오스 단자에 공통으로 연결된 매칭 라인을 포함하는 3진 신경망 가속기 소자의 동작 방법으로서,상기 3진 신경망 가속기 소자에 3진 웨이트 및 3진 입력의 조건을 설정하고, 상기 3진 웨이트 및 상기 3진 입력의 조건에 따라서 9개의 연산 결과를 상기 매칭 라인을 통해서 출력하는 3진 동작을 수행하되,상기 3진 웨이트 및 상기 3진 입력은,상기 제 1 반도체 소자의 제 1 문턱전압과 상기 제 2 반도체 소자의 제 2 문턱전압을 상대적으로 낮은 로우 문턱전압과 상대적으로 높은 하이 문턱전압으로 조합된 세가지 스테이트 중의 하나로 변경하는 제 1 동작과, 상기 제 1 서칭 라인 및 상기 제 2 서칭 라인에 인가되는 전압을 접지전압, 동작전압 및 중간 동작전압으로 조합된 세가지 조합 중의 하나로 설정하는 제 2 동작 중 서로 다른 어느 하나로 수행되고,상기 제 1 동작에서 상기 세가지 스테이트는,상기 제 1 문턱전압과 상기 제 2 문턱전압이 모두 하이 문턱전압인 제 1 스테이트;상기 제 1 문턱전압이 하이 문턱전압이고 상기 제 2 문턱전압이 로우 문턱전압인 제 2 스테이트; 및상기 제 1 문턱전압이 로우 문턱전압이고 상기 제 2 문턱전압이 하이 문턱전압인 제 3 스테이트를 포함하는,3진 신경망 가속기 소자의 동작 방법
|
