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AND 게이트 및 켤레 전치 AND 게이트 게이트를 결합하여 양자 회로 깊이를 줄이는 방법

  • 기술번호 : KST2023004204
  • 담당센터 : 부산기술혁신센터
  • 전화번호 : 051-606-6561
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은, AND 및 AND†게이트의 조합을 사용하여 논리 수준 산술 회로의 상태를 조사하는 신드롬 형(syndrome-like) 측정을 통합하여 양자 회로의 회로 깊이(circuit depth)를 줄이는 방법과 관련이 있으며, 이는 탐색 결과를 기반으로 연속 유니터리 연산을 가능하게 한다. 이는 논리 연산의 수를 줄이고, 결과적으로 논리 회로의 깊이, 특히 일반적으로 T-depth의 주요소인 토폴리 깊이(Toffoli-depth)를 보조 양자 비트와 측정의 절충에 의해 줄일 수 있다.
Int. CL G06N 10/20 (2022.01.01) G06N 10/40 (2022.01.01) G06N 10/60 (2022.01.01) B82Y 10/00 (2017.01.01)
CPC G06N 10/20(2013.01) G06N 10/40(2013.01) G06N 10/60(2013.01) B82Y 10/00(2013.01)
출원번호/일자 1020210180649 (2021.12.16)
출원인 부산대학교 산학협력단
등록번호/일자
공개번호/일자 10-2023-0091490 (2023.06.23) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 4

출원인

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번호 이름 국적 주소
1 부산대학교 산학협력단 대한민국 부산광역시 금정구

발명자

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번호 이름 국적 주소
1 김호원 부산광역시 사하구
2 라라사티 하라스타 타티마 부산광역시 금정구
3 지장현 부산광역시 사상구

대리인

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번호 이름 국적 주소
1 특허법인 무한 대한민국 서울특별시 강남구 언주로 ***, *층(역삼동,화물재단빌딩)

최종권리자

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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2021.12.16 수리 (Accepted) 1-1-2021-1460278-83
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번호 청구항
1 1
신드롬 형 측정을 위하여 양자 회로의 상태를 프로브하는 방법에 있어서,상기 양자 회로는,양자 AND 게이트 및 양자 AND† 게이트를 포함하고,상기 양자 AND 게이트 및 상기 양자 AND† 게이트는,레지스터에 연속적으로 적용되는방법
2 2
양자 회로에 있어서,상태 |0003e#로 앤실라 큐빗(ancilla qubit)을 가지는 양자 AND 게이트; 및양자 AND† 게이트를 포함하고,상기 양자 AND 게이트는,|x003e# 입력, |y003e# 입력 및 |0003e# 입력을 가지고, |x003e# 출력, |y003e# 출력 및 |xy003e# 출력을 가지고,상기 양자 AND† 게이트는,|x003e# 입력, |y003e# 입력 및 |xy003e# 입력을 가지고,제1 출력은 |x003e# 이고, 제2 출력은 |y003e#이고, 제3 출력은 |0003e# 또는 |T003e# 인양자 회로
3 3
양자 회로에 있어서,상태 |T003e#로 앤실라 큐빗(ancilla qubit)을 가지는 양자 AND 게이트; 및양자 AND† 게이트를 포함하고,상기 양자 AND 게이트는,|x003e# 입력, |y003e# 입력 및 |T003e# 입력을 가지고, |x003e# 출력, |y003e# 출력 및 |xy003e# 출력을 가지고,상기 양자 AND† 게이트는,|x003e# 입력, |y003e# 입력 및 |xy003e# 입력을 가지고,제1 출력은 |x003e# 이고, 제2 출력은 |y003e#이고, 제3 출력은 |0003e# 또는 |T003e# 인양자 회로
4 4
제3항 또는 제4항에 있어서,상기 양자 AND 게이트의 |x003e# 입력에는 레지스터 값이 입력되고,상기 양자 AND 게이트의 |y003e# 입력에는 |1003e#이 입력되고,상기 양자 AND 게이트의 제3 입력에는 |0003e# 또는 |T003e#이 입력되는양자 회로
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 부산대학교 산학협력단 정보보호핵심원천기술개발 미래컴퓨팅 환경에 대비한 계산 복잡도 기반 암호 안전성 검증 기술개발