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식별자를 활용한 신경망 가속기의 타일 관리 장치 및 방법

  • 기술번호 : KST2023004581
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 식별자를 활용한 신경망 가속기의 타일 관리 장치 및 방법이 개시되며, 본원의 일 실시예에 따른 식별자를 활용한 신경망 가속기의 타일 관리 방법은, 신경망을 이루는 레이어 각각을 분할 처리하기 위하여 상기 신경망의 입력 데이터 및 가중치 데이터를 복수의 타일로 분할하는 단계, 상기 복수의 타일 각각에 대하여 식별자를 부여하고, 상기 식별자 및 상기 복수의 타일 각각에 대응하는 메모리 주소 정보를 저장하는 단계 및 상기 복수의 타일 중 소정의 프로세싱 패스에 따른 연산에 필요한 타일을 상기 식별자에 기초하여 획득하는 단계를 포함할 수 있다.
Int. CL G06N 3/063 (2023.01.01) G06F 9/30 (2018.01.01) G06F 9/34 (2006.01.01) G06F 9/48 (2018.01.01) G06F 9/50 (2018.01.01)
CPC G06N 3/063(2013.01) G06F 9/3012(2013.01) G06F 9/34(2013.01) G06F 9/4881(2013.01) G06F 9/5016(2013.01)
출원번호/일자 1020220015423 (2022.02.07)
출원인 건국대학교 산학협력단
등록번호/일자
공개번호/일자 10-2023-0100528 (2023.07.05) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020210190239   |   2021.12.28
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2022.02.07)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 건국대학교 산학협력단 대한민국 서울특별시 광진구

발명자

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번호 이름 국적 주소
1 박성정 서울특별시 광진구
2 이상훈 서울특별시 강동구
3 박예지 서울특별시 양천구

대리인

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번호 이름 국적 주소
1 박기갑 대한민국 서울특별시 강남구 논현로 ***(역삼동) 여산빌딩 *층 ***호(온유특허법률사무소)

최종권리자

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번호 이름 국적 주소
최종권리자 정보가 없습니다
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2022.02.07 수리 (Accepted) 1-1-2022-0133398-83
2 선행기술조사의뢰서
Request for Prior Art Search
2022.09.16 수리 (Accepted) 9-1-9999-9999999-89
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
식별자를 활용한 신경망 가속기의 타일 관리 방법에 있어서,신경망을 이루는 레이어 각각을 분할 처리하기 위하여 상기 신경망의 입력 데이터 및 가중치 데이터를 복수의 타일로 분할하는 단계;상기 복수의 타일 각각에 대하여 식별자를 부여하고, 상기 식별자 및 상기 복수의 타일 각각에 대응하는 메모리 주소 정보를 저장하는 단계; 및상기 복수의 타일 중 소정의 프로세싱 패스에 따른 연산에 필요한 타일을 상기 식별자에 기초하여 획득하는 단계,를 포함하는, 타일 관리 방법
2 2
제1항에 있어서,상기 저장하는 단계는,상기 식별자를 입력으로 하여 소정의 반환 주소 정보를 출력하는 내용 주소화 메모리(Content Addressable Memory, CAM) 및 상기 반환 주소 정보를 입력으로 하여 상기 식별자에 대응하는 상기 메모리 주소 정보를 출력하는 임의 접근 메모리(Random Access Memory, RAM)를 포함하는 메모리 구조에 상기 식별자 및 상기 메모리 주소 정보를 저장하는 것인, 타일 관리 방법
3 3
제2항에 있어서,상기 획득하는 단계는,상기 레이어에 대한 분할 처리를 위하여 스케줄링된 복수의 프로세싱 패스 중 처리 순서가 도래한 상기 프로세싱 패스에 따른 연산에 필요한 타일에 대한 식별자를 상기 메모리 구조에 입력하는 단계;상기 메모리 구조로부터 상기 연산에 필요한 타일이 저장된 상기 메모리 주소 정보를 획득하는 단계; 및상기 획득한 메모리 주소 정보에 기초하여 외부 메모리로부터 상기 타일을 탐색하는 단계,를 포함하는 것인, 타일 관리 방법
4 4
제3항에 있어서,상기 복수의 타일이 연결 리스트(Linked List) 또는 동적 할당(Dynamic Allocation) 방식으로 상기 외부 메모리에 저장되는 것을 특징으로 하는, 타일 관리 방법
5 5
제1항에 있어서,상기 입력 데이터가 분할된 복수의 타일에 대응하는 상기 식별자는 배치 정보, 채널 정보, 높이 정보 및 너비 정보를 포함하는 것인, 타일 관리 방법
6 6
제1항에 있어서,상기 레이어 각각의 형상 및 상기 복수의 타일의 크기를 고려하여 상기 프로세싱 패스를 스케줄링 하는 단계,를 더 포함하는 것인, 타일 관리 방법
7 7
제3항에 있어서,상기 프로세싱 패스에 대응하는 연산 결과를 상기 외부 메모리에 저장하는 단계,를 더 포함하는 것인, 타일 관리 방법
8 8
식별자를 활용한 신경망 가속기의 타일 관리 장치에 있어서,신경망을 이루는 레이어 각각을 분할 처리하기 위하여 상기 신경망의 입력 데이터 및 가중치 데이터를 복수의 타일로 분할하는 분할부;상기 복수의 타일 각각에 대하여 식별자를 부여하고, 상기 식별자 및 상기 복수의 타일 각각에 대응하는 메모리 주소 정보를 저장하는 기록부; 및상기 복수의 타일 중 소정의 프로세싱 패스에 따른 연산에 필요한 타일을 상기 식별자에 기초하여 획득하는 탐색부,를 포함하는, 타일 관리 장치
9 9
제8항에 있어서,상기 기록부는,상기 식별자를 입력으로 하여 소정의 반환 주소 정보를 출력하는 내용 주소화 메모리(Content Addressable Memory, CAM) 및 상기 반환 주소 정보를 입력으로 하여 상기 식별자에 대응하는 상기 메모리 주소 정보를 출력하는 임의 접근 메모리(Random Access Memory, RAM)를 포함하는 메모리 구조에 상기 식별자 및 상기 메모리 주소 정보를 저장하는 것인, 타일 관리 장치
10 10
제9항에 있어서,상기 탐색부는,상기 레이어에 대한 분할 처리를 위하여 스케줄링된 복수의 프로세싱 패스 중 처리 순서가 도래한 상기 프로세싱 패스에 따른 연산에 필요한 타일에 대한 식별자를 상기 메모리 구조에 입력하고, 상기 메모리 구조로부터 상기 연산에 필요한 타일이 저장된 상기 메모리 주소 정보를 획득하고, 상기 획득한 메모리 주소 정보에 기초하여 외부 메모리로부터 상기 타일을 탐색하는 것인, 타일 관리 장치
11 11
제10항에 있어서,상기 복수의 타일이 연결 리스트(Linked List) 또는 동적 할당(Dynamic Allocation) 방식으로 상기 외부 메모리에 저장되는 것을 특징으로 하는, 타일 관리 장치
12 12
제8항에 있어서,상기 입력 데이터가 분할된 복수의 타일에 대응하는 상기 식별자는 배치 정보, 채널 정보, 높이 정보 및 너비 정보를 포함하는 것인, 타일 관리 장치
13 13
제8항에 있어서,상기 레이어 각각의 형상 및 상기 복수의 타일의 크기를 고려하여 상기 프로세싱 패스를 스케줄링 하는 설정부,를 더 포함하는 것인, 타일 관리 장치
14 14
제10항에 있어서,상기 기록부는,상기 프로세싱 패스에 대응하는 연산 결과를 상기 외부 메모리에 저장하는 것인, 타일 관리 장치
15 15
식별자를 활용한 신경망 가속기에 있어서,신경망을 이루는 레이어 각각을 분할 처리하기 위하여 상기 신경망의 입력 데이터 및 가중치 데이터를 분할한 복수의 타일 각각에 대하여 식별자를 부여하고, 상기 식별자 및 상기 복수의 타일 각각에 대응하는 메모리 주소 정보를 저장하고, 상기 복수의 타일 중 소정의 프로세싱 패스에 따른 연산에 필요한 타일을 상기 식별자에 기초하여 외부 메모리로부터 획득하는 타일 관리 장치; 및상기 획득한 타일에 기초하여 상기 프로세싱 패스에 따른 연산을 수행하는 연산 장치,를 포함하는, 신경망 가속기
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 건국대학교 차세대지능형반도체기술개발(R&D) (반)강유전 비휘발 FET 소자 물리 모델개발 통한 회로 및 시스템 아키텍쳐 설계