| 1 |
1
1 비트 전가산기(full adder)로서,캐리입력(carry-in) 신호를 입력받도록 구성된 제1 입력부 및 상기 제1 입력부에 직렬 접속된 제1 XNOR(exclusive NOR) 연산부를 포함하는 제1 연산부, 및상기 캐리입력 신호의 반전 신호(inverted signal)를 입력받도록 구성된 제2 입력부 및 상기 제2 입력부에 직렬 접속된 제2 XNOR 연산부를 포함하는 제2 연산부를 포함하고,상기 제1 연산부 및 상기 제2 연산부는 상기 1 비트 전가산기의 가산출력 신호가 제공되는 제1 비트 라인을 통해 병렬 접속되고,상기 제1 XNOR 연산부 및 상기 제2 XNOR 연산부의 각각은 두 개의 FeFET(Ferroelectric Field Effect Transistor) 소자를 포함하여 구성되는, 1 비트 전가산기
|
| 2 |
2
제1항에 있어서,상기 캐리입력 신호를 입력받도록 구성된 제3 입력부 및 상기 제3 입력부에 직렬 접속된 OR 연산부를 포함하는 제3 연산부, 및상기 캐리입력 신호의 반전 신호를 입력받도록 구성된 제4 입력부 및 상기 제4 입력부에 직렬 접속된 AND 연산부를 포함하는 제4 연산부를 더 포함하고,상기 제3 연산부 및 상기 제4 연산부는 상기 1 비트 전가산기의 캐리출력(carry-out) 신호가 제공되는 제2 비트 라인을 통해 병렬 접속되고,상기 OR 연산부 및 상기 AND 연산부의 각각은 하나의 FeFET 소자를 포함하여 구성되는, 1 비트 전가산기
|
| 3 |
3
제1항에 있어서,상기 제1 입력부는 제1 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 포함하고, 상기 제1 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제1 비트 라인에 접속되는, 1 비트 전가산기
|
| 4 |
4
제3항에 있어서,상기 제1 XNOR 연산부는 제2 CMOS 트랜지스터와 제1 FeFET 트랜지스터의 직렬접속 및 제3 CMOS 트랜지스터와 제2 FeFET 트랜지스터의 직렬접속의 병렬접속을 포함하고,상기 제2 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,상기 제1 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,상기 제2 CMOS 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호를 입력받기 위한 전극이고,상기 제2 CMOS 트랜지스터의 드레인 전극은 상기 제1 CMOS 트랜지스터의 소스 전극에 접속되고,상기 제2 CMOS 트랜지스터의 소스 전극은 상기 제1 FeFET 트랜지스터의 드레인 전극에 접속되고,상기 제1 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고,상기 제1 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고,상기 제1 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기
|
| 5 |
5
제4항에 있어서,상기 제3 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,상기 제2 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,상기 제3 CMOS 트랜지스터의 게이트 전극은 상기 제1 입력 신호의 반전 신호를 입력받기 위한 전극이고,상기 제3 CMOS 트랜지스터의 드레인 전극은 상기 제1 CMOS 트랜지스터의 소스 전극에 접속되고,상기 제3 CMOS 트랜지스터의 소스 전극은 상기 제2 FeFET 트랜지스터의 드레인 전극에 접속되고,상기 제2 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고,상기 제2 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고,상기 제2 FeFET 트랜지스터는 상기 제2 입력 신호의 반전 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기
|
| 6 |
6
제1항에 있어서,상기 제2 입력부는 제4 CMOS 트랜지스터를 포함하고, 상기 제4 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호의 반전 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제1 비트 라인에 접속되는, 1 비트 전가산기
|
| 7 |
7
제6항에 있어서,상기 제2 XNOR 연산부는 제5 CMOS 트랜지스터와 제3 FeFET 트랜지스터의 직렬접속 및 제6 CMOS 트랜지스터와 제4 FeFET 트랜지스터의 직렬접속의 병렬접속을 포함하고,상기 제5 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,상기 제3 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,상기 제5 CMOS 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호의 반전 신호를 입력받기 위한 전극이고,상기 제5 CMOS 트랜지스터의 드레인 전극은 상기 제4 CMOS 트랜지스터의 소스 전극에 접속되고,상기 제5 CMOS 트랜지스터의 소스 전극은 상기 제3 FeFET 트랜지스터의 드레인 전극에 접속되고,상기 제3 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고,상기 제3 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고,상기 제3 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기
|
| 8 |
8
제7항에 있어서,상기 제6 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,상기 제4 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고,상기 제6 CMOS 트랜지스터의 게이트 전극은 상기 제1 입력 신호를 입력받기 위한 전극이고,상기 제6 CMOS 트랜지스터의 드레인 전극은 상기 제4 CMOS 트랜지스터의 소스 전극에 접속되고,상기 제6 CMOS 트랜지스터의 소스 전극은 상기 제4 FeFET 트랜지스터의 드레인 전극에 접속되고,상기 제4 FeFET 트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고,상기 제4 FeFET 트랜지스터의 소스 전극은 상기 접지선에 접속되고,상기 제4 FeFET 트랜지스터는 상기 제2 입력 신호의 반전 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기
|
| 9 |
9
제2항에 있어서,상기 제3 입력부는 제7 CMOS 트랜지스터를 포함하고, 상기 제7 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제2 비트 라인에 접속되는, 1 비트 전가산기
|
| 10 |
10
제9항에 있어서,상기 OR 연산부는 제5 FeFET 트랜지스터를 포함하고,상기 제5 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,상기 제5 FeFET 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호를 입력받기 위한 전극이고,상기 제5 FeFET 트랜지스터의 드레인 전극은 상기 제7 CMOS 트랜지스터의 소스 전극에 접속되고,상기 제5 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고,상기 제5 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기
|
| 11 |
11
제2항에 있어서,상기 제4 입력부는 제8 CMOS 트랜지스터를 포함하고, 상기 제8 CMOS 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극은 상기 캐리입력 신호의 반전 신호를 입력받기 위한 전극이고, 상기 드레인 전극은 상기 제2 비트 라인에 접속되는, 1 비트 전가산기
|
| 12 |
12
제11항에 있어서,상기 AND 연산부는 제9 CMOS 트랜지스터 및 상기 제9 CMOS 트랜지스터에 직렬 접속된 제6 FeFET 트랜지스터를 포함하고,상기 제9 CMOS트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,상기 제6 FeFET 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,상기 제9 CMOS 트랜지스터의 게이트 전극은 상기 1 비트 전가산기로의 제1 입력 신호를 입력받기 위한 전극이고,상기 제9 CMOS 트랜지스터의 드레인 전극은 상기 제8 CMOS 트랜지스터의 소스 전극에 접속되고,상기 제6 FeFET트랜지스터의 게이트 전극은 로직 0 신호를 입력받기 위한 전극이고,상기 제6 FeFET 트랜지스터의 드레인 전극은 상기 제9 CMOS 트랜지스터의 소스 전극에 접속되고,상기 제6 FeFET 트랜지스터의 소스 전극은 접지선에 접속되고,상기 제6 FeFET 트랜지스터는 상기 1 비트 전가산기로의 제2 입력 신호에 상응하는 상태로 프로그램되는 트랜지스터인, 1 비트 전가산기
|
| 13 |
13
제4항에 있어서,상기 제1 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,상기 제2 입력 신호가 로직 0 신호인 경우 상기 제1 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제1 FeFET 트랜지스터는 제2 상태로 프로그램되는, 1 비트 전가산기
|
| 14 |
14
제5항에 있어서,상기 제2 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,상기 제2 입력 신호가 로직 0 신호인 경우 상기 제2 FeFET 트랜지스터는 제2 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제2 FeFET 트랜지스터는 제1 상태로 프로그램되는, 1 비트 전가산기
|
| 15 |
15
제7항에 있어서,상기 제3 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,상기 제2 입력 신호가 로직 0 신호인 경우 상기 제3 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제3 FeFET 트랜지스터는 제2 상태로 프로그램되는, 1 비트 전가산기
|
| 16 |
16
제8항에 있어서,상기 제4 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,상기 제2 입력 신호가 로직 0 신호인 경우 상기 제4 FeFET 트랜지스터는 제2 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제4 FeFET 트랜지스터는 제1 상태로 프로그램되는, 1 비트 전가산기
|
| 17 |
17
제10항에 있어서,상기 제5 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,상기 제2 입력 신호가 로직 0 신호인 경우 상기 제5 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제5 FeFET 트랜지스터는 제2 상태로 프로그램되는, 1 비트 전가산기
|
| 18 |
18
제12항에 있어서,상기 제6 FeFET 트랜지스터는 제1 상태 및 제2 상태 중 어느 한 상태에 있도록 프로그램가능하고,상기 제2 입력 신호가 로직 0 신호인 경우 상기 제6 FeFET 트랜지스터는 제1 상태로 프로그램되고, 상기 제2 입력 신호가 로직 1 신호인 경우 상기 제6 FeFET 트랜지스터는 제2 상태로 프로그램되는, 1 비트 전가산기
|
