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기판;상기 기판 상에 적층되고 전압이 인가되는 게이트 전극;상기 게이트 전극 상에 적층된 게이트 절연층;상기 게이트 절연층 상에 적층된 반도체 채널층;상기 반도체 채널층 상에 적층되고, 서로 상이한 크기를 갖는 제1 양자점, 제2 양자점 및 제3 양자점을 포함하는 양자점층; 및상기 양자점층을 사이에 두고 상기 게이트 절연층 및 반도체 채널층 상의 적어도 일부가 접촉되도록 이격되어 배치된 소스 및 드레인 전극;을 포함하고,상기 제1 양자점, 제2 양자점 및 제3 양자점은 각각 서로 파장이 상이한 적색광(R), 녹색광(G), 청색광(B)을 흡수하여 감지하고,상기 반도체 채널층 및 상기 양자점층의 이종 접합 구조를 통해 광에 의해 전자-홀이 생성되었을때 전자는 상기 반도체 채널층으로 이동하고 홀은 상기 양자점층 내에 트랩되어 포토게이팅 효과를 일으켜 전류를 발생함으로써 시냅스 메모리 효과를 나타내는 것을 특징으로 하는,광트랜지스터 소자
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제1항에 있어서,상기 제1 양자점의 크기는 6 내지 8 nm이고,상기 제2 양자점의 크기는 4 내지 5 nm이며,상기 제3 양자점의 크기는 3 내지 4 nm인,광트랜지스터 소자
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제1항에 있어서,상기 제1 양자점은 CdSe, CdTe 및 InP 중에서 선택된 어느 하나이고,상기 제2 양자점은 CdSe, CdTe 및 InP 중에서 선택된 어느 하나이며,상기 제3 양자점은 CdS, CdSe, ZnSe 및 InP 중에서 선택된 어느 하나인,광트랜지스터 소자
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제1항에 있어서,상기 제1 양자점, 제2 양자점 및 제3 양자점의 질량비는 0
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제1항에 있어서,상기 제1 양자점, 제2 양자점 및 제3 양자점의 표면은 Sn2S64-, Sn2Se64-, In2Se42- 및 SCN- 중에서 선택된 어느 하나의 금속 칼코겐 리간드로 치환된 것을 특징으로 하는,광트랜지스터 소자
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제1항에 있어서,상기 제1 양자점은 6 내지 8 nm 크기의 CdSe이고,상기 제2 양자점의 4 내지 5 nm 크기의 CdSe이며,상기 제3 양자점의 3 내지 4 nm 크기의 CdS이고,상기 제1 양자점, 제2 양자점 및 제3 양자점의 표면은 Sn2S64- 리간드로 치환된 것을 특징으로 하는,광트랜지스터 소자
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7
기판, 게이트 전극, 게이트 절연층 및 반도체 채널층의 순서로 적층되고, 상기 반도체 채널층의 표면이 일부 노출되도록 각각 일측 및 타측에 이격되어 배치된 소스/드레인 전극을 포함하는 트랜지스터를 이용하여,상기 트랜지스터의 소스/드레인 전극 사이의 반도체 채널층 상에 서로 상이한 크기를 갖는 제1 양자점, 제2 양자점 및 제3 양자점을 포함하는 양자점 혼합 용액을 코팅하여, 양자점층을 제조하는 제1 단계; 상기 양자점층을 선택적으로 경화하고, 패터닝하는 제2 단계; 및상기 패턴된 양자점층을 열처리하는 제3 단계;를 포함하고, 광트랜지스터 소자의 제조방법
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제7항에 있어서,상기 제1 단계를 수행하기 전,상기 제1 양자점, 제2 양자점 및 제3 양자점 각각의 표면을 Sn2S64-, Sn2Se64-, In2Se42- 및 SCN- 중에서 선택된 어느 하나의 금속 칼코겐 리간드로 치환하는 단계를 수행하는 것을 특징으로 하는,광트랜지스터 소자의 제조방법
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제7항에 있어서,상기 제1 단계에서,상기 제1 양자점, 제2 양자점 및 제3 양자점의 질량비가 0
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제7항에 있어서,상기 제1 양자점의 크기는 6 내지 8 nm이고,상기 제2 양자점의 크기는 4 내지 5 nm이며,상기 제3 양자점의 크기는 3 내지 4 nm인,광트랜지스터 소자의 제조방법
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제7항 내지 제10항 중에서 선택된 어느 한 항의 제조방법에 따라 형성되고, 상기 제1 양자점, 제2 양자점 및 제3 양자점 각각이 서로 상이한 파장의 적색광(R), 녹색광(G), 청색광(B)을 흡수하여 감지하고,상기 반도체 채널층 및 상기 양자점층의 이종 접합 구조를 통해 광에 의해 전자-홀이 생성되었을때 전자는 상기 반도체 채널층으로 이동하고 홀은 상기 양자점층 내에 트랩되어 포토게이팅 효과를 일으켜 전류를 발생함으로써 시냅스 메모리 효과를 나타내는 것을 특징으로 하는,광트랜지스터 소자
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