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기판 상의 활성 패턴;상기 활성 패턴 상의 하부 채널 패턴, 상기 하부 채널 패턴은 서로 이격되어 적층된 제1 하부 반도체 패턴 및 제2 하부 반도체 패턴을 포함하고;상기 하부 채널 패턴 상의 상부 채널 패턴, 상기 상부 채널 패턴은 서로 이격되어 적층된 제1 상부 반도체 패턴 및 제2 상부 반도체 패턴을 포함하며;상기 하부 채널 패턴의 양 측에 배치되는 한 쌍의 하부 소스/드레인 패턴들 및 상기 상부 채널 패턴의 양 측에 배치되는 한 쌍의 상부 소스/드레인 패턴들; 및상기 활성 패턴을 가로지르며 연장되어 상기 하부 채널 패턴 및 상기 상부 채널 패턴을 둘러싸는 게이트 전극, 상기 게이트 전극은 상기 제1 및 제2 상부 반도체 패턴들 사이의 제1 상부 부분 및 상기 제1 및 제2 하부 반도체 패턴들 사이의 제1 하부 부분을 포함하되,상기 제1 및 제2 상부 반도체 패턴들 그리고 상기 제1 및 제2 하부 반도체 패턴들 각각은: 그의 상면에 제1 리세스 영역을 갖는 제1 리세스부; 및 상기 제1 리세스부의 하면으로부터 돌출되는 제1 돌출부를 포함하는 반도체 소자
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제1항에 있어서,상기 제1 상부 부분 및 상기 제1 하부 부분 각각은 그의 상면에 제2 리세스 영역을 갖는 제2 리세스부 및 상기 제2 리세스부의 하면으로부터 돌출되는 제2 돌출부를 포함하는 반도체 소자
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제2항에 있어서,상기 제1 상부 부분의 상기 제2 돌출부는 상기 제1 상부 반도체 패턴의 상기 제1 리세스 영역을 향해 돌출되고,상기 제1 하부 부분의 상기 제2 돌출부는 상기 제1 하부 반도체 패턴의 상기 제1 리세스 영역을 향해 돌출되는 반도체 소자
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제2항에 있어서,상기 제2 상부 반도체 패턴의 상기 제1 돌출부는 상기 제1 상부 부분의 상기 제2 리세스 영역을 향해 돌출되고,상기 제2 하부 반도체 패턴의 상기 제1 돌출부는 상기 제1 하부 부분의 상기 제2 리세스 영역을 향해 돌출되는 반도체 소자
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제1항에 있어서,상기 제1 리세스부의 최대 폭은 상기 제1 돌출부의 최대 폭보다 큰 반도체 소자
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제1항에 있어서,상기 게이트 전극은 상기 제1 하부 반도체 패턴의 하면 아래의 제2 하부 부분을 더 포함하되,상기 제2 하부 부분의 하면은 평평한 반도체 소자
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제1항에 있어서,상기 제1 상부 부분의 측벽 상에 제공되는 상부 내측 스페이서; 및상기 제1 하부 부분의 측벽 상에 제공되는 하부 내측 스페이서를 더 포함하는 반도체 소자
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제7항에 있어서,상기 상부 내측 스페이서는 상기 제2 상부 반도체 패턴의 상기 제1 돌출부의 측벽과 접촉하고,상기 하부 내측 스페이서는 상기 제2 하부 반도체 패턴의 상기 제1 돌출부의 측벽과 접촉하는 반도체 소자
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제1항에 있어서,상기 제1 상부 반도체 패턴의 상기 제1 리세스 영역의 최대 폭은 상기 제2 상부 반도체 패턴의 상기 제1 리세스 영역의 최대 폭보다 큰 반도체 소자
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제1항에 있어서,상기 제1 및 제2 상부 반도체 패턴들 각각의 상기 제1 돌출부의 하면은 상기 기판을 향해 볼록한 프로파일을 갖는 반도체 소자
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