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수평으로 나란한 두 접속 라인들을 갖고 가운데 연결되어 “ㄷ”자 형태를 가진 것이 수직으로 이격되며 적층된 Drain-BL Connection 구조들을 포함하고,상기 Drain-BL Connection 구조들은 각각 상기 두 접속 라인들 중 하나에는 상기 하나의 접속 라인의 길이 방향을 따라 이격되며 복수의 수평 액티브 라인들이 상기 하나의 접속 라인과 수직하게 형성되고, 상기 두 접속 라인들 중 다른 하나에는 복수의 비트 라인들 중 하나와 전기적으로 연결되고,상기 복수의 수평 액티브 라인들은 상기 Drain-BL Connection 구조들의 수만큼 수직으로 나란히 적층되어 상기 하나의 접속 라인의 길이 방향을 따라 이격되며 복수의 액티브 라인 블록들을 구성하고,상기 복수의 액티브 라인 블록들에는 각각 일측에 수직으로 적층된 복수의 셀 트랜지스터들의 각 게이트를 공동으로 형성하는 게이트 기둥과 상기 게이트 기둥에 이격되어 상기 복수의 셀 트랜지스터들에 각각 연결된 커패시터의 공통 접지판이 형성된 것을 특징으로 하는 3차원 적층형 디램 어레이
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제 1 항에 있어서,상기 공통 접지판은 상기 복수의 액티브 블록들 중 이웃한 블록들 사이에 대칭적으로 위치하여 일체로 형성된 것을 포함하는 것을 특징으로 하는 3차원 적층형 디램 어레이
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제 1 항에 있어서,상기 Drain-BL Connection 구조들은 수직으로 적층되며 상기 접속 라인들 중 다른 하나의 길이가 점점 작아져 계단 형상을 이루고,상기 계단 형상을 이루는 상기 Drain-BL Connection 구조들을 포함한 것으로 단위 구조를 이루고,상기 단위 구조가 둘 이상 워드 라인 방향으로 배치되어 반복되는 상기 계단 형상을 이용하여 상기 복수의 비트 라인들이 전기적으로 연결된 것을 특징으로 하는 3차원 적층형 디램 어레이
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제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 복수의 수평 액티브 라인들은 각각 셀 트랜지스터가 형성되는 액티브 영역과 상기 액티브 영역에 연결된 커패시터의 전극 영역으로 구성되는 것을 특징으로 하는 3차원 적층형 디램 어레이
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제 4 항에 있어서,상기 상기 Drain-BL Connection 구조들과 상기 커패시터의 전극 영역은 실리사이드로 형성된 것을 특징으로 하는 3차원 적층형 디램 어레이
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제 4 항에 있어서,상기 복수의 액티브 라인 블록들 사이에는 복수의 격리판들 및 셀 커패시터 유전체로 둘러쌓인 복수의 공통 접지판들 중 하나가 위치하고,상기 복수의 셀 트랜지스터들과 상기 복수의 셀 트랜지스터들에 각각 연결되어 수직으로 적층된 복수의 커패시터들은 상기 복수의 격리판들 중 하나를 사이에 두고 대칭적으로 형성되고,상기 복수의 셀 트랜지스터들은 각각 상기 액티브 영역에 반쪽짜리 GAA(Gate-All-Around) 채널 구조를 갖는 것을 특징으로 하는 3차원 적층형 디램 어레이
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실리콘 기판에 SiGe층과 Si층을 교대로 적층한 후 실리콘 산화막과 실리콘 질화막을 순차로 적층하고, 복수의 단위 구획들로 나누는 분리막 형성 공간과 상기 단위 구획마다 같은 모양의 셀 트랜지스터 형성 공간과 격리판 형성 공간을 동시에 만드는 제 1 단계;상기 실리콘 기판의 구조물 위에 실리콘 산화막을 증착하여 상기 분리막 형성 공간, 상기 셀 트랜지스터 형성 공간과 상기 격리판 형성 공간을 메우고 평탄화 공정을 수행하는 제 2 단계;상기 셀 트랜지스터 형성 공간에 채운 실리콘 산화막을 일부 식각하여 홀(hole)을 형성하는 제 3 단계;상기 홀을 이용하여 상기 SiGe층을 선택적 등방성 식각으로 상기 SiGe층의 일부를 리세스(recess) 시켜주는 제 4 단계;리세스된 상기 홀에 amorphous Si 또는 poly Si을 CVD로 증착하여 Dummy Gate를 형성하는 제 5 단계;상기 단위 구획마다 Drain-BL Connection 구조용 트렌치와 공통 접지판 형성 공간을 동시에 만드는 제 6 단계;상기 트렌치와 상기 공통 접지판 형성 공간을 이용하여 상기 SiGe층을 선택적으로 제거하고, 노출된 Si층을 N+로 도핑하는 제 7 단계;상기 노출된 Si층 상에 셀 커패시터 유전체를 증착하고, 공통 접지판 형성용 금속으로 상기 트렌치와 상기 공통 접지판 형성 공간을 채운 후 평탄화 공정을 수행하는 제 8 단계;상기 공통 접지판 형성용 금속을 일부 식각하여 높이를 낮추고, 보호용 실리콘 산화막을 증착 한 후 다시 평탄화 공정을 수행하는 제 9 단계;상기 Dummy Gate를 제거하는 제 10 단계;상기 Dummy Gate의 제거로 드러난 부위에 게이트 절연막과 게이트 물질을 순차로 증착하여 게이트 기둥을 형성하는 제 11 단계;상기 단위 구획마다 상기 Drain-BL Connection 구조용 트렌치의 일측으로 상기 Si층을 컨택하기 위한 계단 구조를 동시에 만드는 제 12 단계; 및 상기 Si층의 계단 구조, 상기 게이트 및 상기 공통 접지판을 각각 비트 라인들, 워드 라인들 및 커패시터 접지 라인에 전기적으로 연결하기 위한 금속공정을 수행하는 제 13 단계를 포함하는 것을 특징으로 하는 3차원 적층형 디램 어레이의 제조방법
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제 7 항에 있어서,상기 제 4 단계와 상기 제 5 단계 사이에 선택적 식각 공정을 더 진행하여 리세스로 노출된 상기 Si층의 모서리를 둥글게 하여 채널 영역이 반쪽자리 GAA(Gate-All-Around) 형태가 되도록 하는 것을 특징으로 하는 3차원 적층형 디램 어레이의 제조방법
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제 7 항에 있어서,상기 제 7 단계와 상기 제 8 단계 사이에 Self-aligned Silicide 공정을 통해 상기 N+로 도핑되어 노출된 Si층에 실리사이드로 만드는 단계를 더 진행하는 것을 특징으로 하는 3차원 적층형 디램 어레이의 제조방법
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제 7 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 1 단계에서 상기 복수의 단위 구획들은 m x n 행렬 형태로 나누고(m과 n은 2 이상 자연수), 상기 셀 트랜지스터 형성 공간은 상기 단위 구획마다 일측에 3개 이상이 일정 간격으로 형성하고, 상기 격리판 형성 공간은 상기 셀 트랜지스터 형성 공간 사이에 형성하는 것을 특징으로 하는 3차원 적층형 디램 어레이의 제조방법
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