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메모리 장치와 메모리 컨트롤러로 구성된 메모리 유닛에 있어서,상기 메모리 장치는 메모리 셀 어레이, 상기 메모리 셀 어레이의 비트라인들과 연결된 페이지 버퍼 블록, 상기 메모리 셀 어레이의 워드라인들과 연결된 엑스 디코더, 상기 페이지 버퍼 블록과 연결된 입출력 장치 및 상기 입출력 장치로부터 주소 및 제어명령을 받아 상기 엑스 디코더와 상기 페이지 버퍼 블록을 제어하는 제어 로직을 포함하고,상기 페이지 버퍼 블록은 복수의 래치 회로를 병렬로 연결하여 상기 메모리 셀 어레이에 저장된 내부 피연산자 또는 상기 입출력 장치로 입력된 외부 피연산자로 로직 연산을 수행하도록 구비하고,상기 제어 로직에는 상기 로직 연산을 위한 LIP 제어 로직이 더 구비되고,상기 메모리 컨트롤러에는 상기 LIP 제어 로직을 통해 상기 로직 연산을 수행하기 위한 LIP 컨트롤러가 더 구비된 것을 특징으로 하는 메모리 유닛
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제 1 항에 있어서,상기 복수의 래치 회로는 상단 노드와 하단 노드 사이에 동일한 회로 구성을 갖는 S-래치, P-래치 및 Q-래치를 포함한 회로가 병렬로 연결되고,상기 상단 노드에는 상기 비트라인들 중 하나 이상과 공급 전압단이 각각 비트라인 선택 트랜지스터들과 초기화 트랜지스터로 병렬로 연결되고, 상기 하단 노드에는 상기 상단 노드의 전압이 게이트로 인가되는 접지 트랜지스터와 상기 LIP 제어 로직의 PBRST 신호가 게이트로 인가되는 PBRST 트랜지스터가 각각 접지단에 병렬로 연결된 것을 특징으로 하는 메모리 유닛
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제 2 항에 있어서,상기 동일한 회로 구성은 상기 상단 노드에 병렬로 연결되어 상기 LIP 제어 로직의 TRAN과 TRANn 신호로 각각 개폐되는 데이터 이동 트랜지스터와 반전 데이터 이동 트랜지스터;상기 데이터 이동 트랜지스터와 접지단 사이에 연결되어 반전 데이터 저장 노드의 전압으로 개폐되는 반전 데이터 구동 트랜지스터;상기 반전 데이터 이동 트랜지스터와 접지단 사이에 연결되어 데이터 저장 노드의 전압으로 개폐되는 데이터 구동 트랜지스터;상기 데이터 저장 노드와 상기 반전 데이터 저장 노드 사이에 입, 출력단이 서로 맞물려 연결된 제 1, 2 인버터;상기 데이터 저장 노드와 상기 하단 노드 사이에 상기 LIP 제어 로직의 RST 신호로 개폐되는 RST 트랜지스터; 및상기 반전 데이터 저장 노드와 상기 하단 노드 사이에 상기 LIP 제어 로직의 SET 신호로 개폐되는 SET 트랜지스터를 포함하는 것을 특징으로 하는 메모리 유닛
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제 3 항의 메모리 유닛을 이용한 로직 연산 방법에 있어서,상기 페이지 버퍼 블록 내의 복수의 래치 회로 중 하나인 상기 S-래치는 연산 결과 저장 래치로 하고, 나머지 상기 P-래치 및 상기 Q-래치에 상기 메모리 셀 어레이의 내부에 저장되어 있는 데이터 또는 상기 입출력 장치를 통해 외부로부터 전달받은 데이터를 저장하는 제 1 단계; 및상기 상단 노드를 데이터 "1" 상태로 초기화하고, 상기 S-래치의 데이터 저장 노드에 데이터 "0" 또는 데이터 "1" 상태로 초기화하는 제 2 단계를 포함하는 것을 특징으로 하는 메모리 유닛을 이용한 로직 연산 방법
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제 4 항에 있어서,상기 TRAN 신호 또는 상기 TRANn 신호를 상기 P-래치 및 상기 Q-래치 중 하나 이상에 동시 또는 순차적으로 인가하여 상기 P-래치 및 상기 Q-래치에 저장된 데이터를 상기 상단 노드로 전달하여 데이터 이동 또는 로직 연산을 하는 제 3 단계를 더 포함하는 것을 특징으로 하는 메모리 유닛을 이용한 로직 연산 방법
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제 5 항에 있어서,상기 제 2 단계에서 상기 상단 노드의 초기화는 상기 초기화 트랜지스터에 PRECHSO 신호로 턴온(turn on)시켜 상기 상단 노드에 공급 전압(VDD)를 인가하여 데이터 "1" 상태로 하고, 상기 S-래치의 데이터 저장 노드의 초기화는 상기 상단 노드의 초기화 상태에서 상기 RST 트랜지스터에 SRST 신호로 턴온시켜 데이터 "0" 상태 또는 상기 SET 트랜지스터에 SSET 신호로 턴온시켜 데이터 "1" 상태로 하고,상기 제 3 단계 후에 상기 제 3 단계에서 상기 데이터 이동 또는 상기 로직 연산의 결과로 상기 상단 노드의 데이터가 "0"일 경우 상기 S-래치의 데이터 저장 노드의 데이터는 초기화 상태로 유지하고, 상기 상단 노드의 데이터가 "1"일 경우 상기 SET 트랜지스터에 SSET 신호로 턴온시켜 상기 S-래치의 데이터 저장 노드의 데이터는 "1"로 저장하거나 상기 RST 트랜지스터에 SRST 신호로 턴온시켜 상기 S-래치의 데이터 저장 노드의 데이터는 반전 데이터 "0"으로 저장하는 제 4 단계를 더 포함하는 것을 특징으로 하는 메모리 유닛을 이용한 로직 연산 방법
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제 6 항에 있어서,상기 제 1 단계에서 상기 P-래치에 데이터 "a"를, 상기 Q-래치에 데이터 "b"를 각각 저장하고,상기 제 2 단계에서 상기 S-래치의 데이터 저장 노드의 초기화는 상기 SET 트랜지스터에 SSET 신호로 턴온시켜 데이터 "1" 상태로 하고,상기 제 3 단계에서 상기 TRANn 신호를 상기 P-래치 및 상기 Q-래치에 동시 또는 순차적으로 인가하여 상기 P-래치 및 상기 Q-래치의 각 데이터 저장 노드에 저장된 반전 데이터들을 상기 상단 노드로 이동하여 연산을 수행하고,상기 제 4 단계에서 상기 RST 트랜지스터에 SRST 신호로 턴온시켜 상기 S-래치의 데이터 저장 노드의 데이터는 상기 연산의 반전 데이터()가 저장되는 것으로 OR 연산을 수행하는 것을 특징으로 하는 메모리 유닛을 이용한 로직 연산 방법
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제 6 항에 있어서,상기 제 1 단계에서 상기 P-래치에 데이터 "a"를, 상기 Q-래치에 데이터 "b"를 각각 저장하고,상기 제 2 단계에서 상기 S-래치의 데이터 저장 노드의 초기화는 상기 RST 트랜지스터에 SRST 신호로 턴온시켜 데이터 "0" 상태로 하고,상기 제 3 단계에서 상기 TRAN 신호를 상기 P-래치 및 상기 Q-래치에 동시 또는 순차적으로 인가하여 상기 P-래치 및 상기 Q-래치의 각 데이터 저장 노드에 저장된 데이터들을 상기 상단 노드로 이동하여 연산을 수행하고,상기 제 4 단계에서 상기 SET 트랜지스터에 SSET 신호로 턴온시켜 상기 S-래치의 데이터 저장 노드의 데이터는 상기 연산의 결과 데이터가 저장되는 것으로 AND 연산을 수행하는 것을 특징으로 하는 메모리 유닛을 이용한 로직 연산 방법
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제 6 항에 있어서,상기 제 1 단계에서 상기 P-래치에 데이터 "a"를, 상기 Q-래치에 데이터 "b"를 각각 저장하고,상기 제 2 단계에서 상기 S-래치의 데이터 저장 노드의 초기화는 상기 RST 트랜지스터에 SRST 신호로 턴온시켜 데이터 "0" 상태로 하고,상기 제 3 단계에서 TRANnP 신호를 상기 P-래치에, TRANQ 신호를 상기 Q-래치에 각각 동시 또는 순차적으로 인가하여 상기 상단 노드에서 의 1차 연산을 하고, 상기 1차 연산의 결과는 상기 SET 트랜지스터에 SSET 신호로 턴온시켜 상기 S-래치의 데이터 저장 노드의 데이터에 저장한 다음, 상기 초기화 트랜지스터에 PRECHSO 신호로 상기 상단 노드를 데이터 "1" 상태로 다시 초기화하고, TRANP 신호를 상기 P-래치에, TRANnQ 신호를 상기 Q-래치에 각각 동시 또는 순차적으로 인가하여 상기 상단 노드에서 의 2차 연산을 하고, 상기 P-래치의 RST 트랜지스터에 PRST 신호 및 상기 PBRST 트랜지스터에 PBRST 신호를 각각 동시 인가하여 상기 P-래치의 데이터 저장 노드를 데이터 "0" 상태로 초기화하고 상기 P-래치의 SET 트랜지스터에 PSET 신호를 인가하여 상기 P-래치의 데이터 저장 노드에 상기 2차 연산의 결과를 저장하고, 상기 초기화 트랜지스터에 PRECHSO 신호로 상기 상단 노드를 데이터 "1" 상태로 다시 초기화하고, TRANnS 신호를 상기 S-래치에, TRANnP 신호를 상기 P-래치에 각각 동시 또는 순차적으로 인가하여 상기 상단 노드에서 의 3차 연산을 하고, 상기 S-래치의 SET 트랜지스터에 SSET 신호 및 상기 PBRST 트랜지스터에 PBRST 신호를 각각 동시 인가하여 상기 S-래치의 데이터 저장 노드를 데이터 "1" 상태로 초기화한 다음, 상기 S-래치의 RST 트랜지스터에 SRST 신호를 인가하여 상기 S-래치의 데이터 저장 노드의 데이터는 상기 3차 연산의 반전 데이터()가 저장되는 것으로 XOR 연산을 수행하는 것을 특징으로 하는 메모리 유닛을 이용한 로직 연산 방법
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제 1 항의 메모리 유닛을 이용한 로직 연산 방법에 있어서,상기 페이지 버퍼 블록 내의 상기 복수의 래치 회로 중 어느 하나는 연산 결과 저장 래치로 하고, 나머지 래치에 상기 메모리 셀 어레이의 내부에 저장되어 있는 데이터 또는 상기 입출력 장치를 통해 외부로부터 전달받은 데이터를 저장하는 제 1 단계; 상기 상단 노드를 데이터 "1" 상태로 초기화하고, 상기 연산 결과 저장 래치의 데이터 저장 노드에 "0" 상태 또는 "1" 상태로 초기화하는 제 2 단계;상기 TRAN 신호 또는 상기 TRANn 신호를 상기 나머지 래치 중 하나 이상에 동시 또는 순차적으로 인가하여 각 래치에 저장된 데이터를 상기 상단 노드로 전달하여 데이터 이동 또는 로직 연산을 하는 제 3 단계; 및상기 제 3 단계에서 상기 데이터 이동 또는 상기 로직 연산의 결과로 상기 상단 노드의 데이터가 "0"일 경우 상기 저장 래치의 데이터 저장 노드의 데이터는 초기화 상태로 유지하고, 상기 상단 노드의 데이터가 "1"일 경우 상기 SET 트랜지스터에 SSET 신호로 턴온시켜 상기 저장 래치의 데이터 저장 노드의 데이터는 "1"로 저장하거나 상기 RST 트랜지스터에 SRST 신호로 턴온시켜 상기 S-래치의 데이터 저장 노드의 데이터는 반전 데이터 "0"으로 저장하는 제 4 단계를 더 포함하는 것을 특징으로 하는 메모리 유닛을 이용한 로직 연산 방법
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