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입력 신호에 기초하여, 동상 신호, 상보 동상 신호, 직교 위상 신호 및 상보 직교 위상 신호를 생성하도록 구성된 신호 생성기; 제1 선택 신호, 제2 선택 신호, 제1 제어 신호, 및 제2 제어 신호를 생성하도록 구성된 제어기; 벡터 덧셈기; 및상기 제1 제어 신호 및 상기 제2 제어 신호에 기초하여, 제1 바이어스 신호, 제2 바이어스 신호, 제3 바이어스 신호, 및 제4 바이어스 신호들을 생성하도록 구성된 디지털-아날로그 변환기를 포함하되,상기 벡터 덧셈기는:입력 회로;상기 입력 회로로부터 수신된 제1 내부 신호, 제2 내부 신호, 제3 내부 신호, 및 제4 내부 신호의 위상을 각각 천이하여 제1 천이 신호, 제2 천이 신호, 제3 천이 신호, 및 제4 천이 신호를 출력하도록 구성된 스위칭 회로; 및상기 제1 내지 제4 천이 신호에 기초하여, 출력 신호를 생성하도록 구성된 출력 회로를 포함하고, 그리고상기 입력 회로는:접지 전원을 수신하는 접지 노드 및 상기 제1 내부 신호를 생성하는 제1 노드 사이에 연결되고, 상기 동상 신호 및 상기 제1 바이어스 신호에 기초하여 동작하도록 구성된 제1 트랜지스터;상기 접지 노드 및 상기 제2 내부 신호를 생성하는 제2 노드 사이에 연결되고, 상기 상보 동상 신호 및 상기 제1 바이어스 신호에 기초하여 동작하도록 구성된 제2 트랜지스터;상기 접지 노드 및 상기 제1 노드 사이에 연결되고, 상기 제2 바이어스 신호에 기초하여 동작하도록 구성된 제3 트랜지스터; 상기 접지 노드 및 상기 제2 노드 사이에 연결되고, 상기 제2 바이어스 신호에 기초하여 동작하도록 구성된 제4 트랜지스터;상기 접지 노드 및 상기 제3 내부 신호를 생성하는 제3 노드 사이에 연결되고, 상기 직교 위상 신호 및 상기 제2 바이어스 신호에 기초하여 동작하도록 구성된 제5 트랜지스터;상기 접지 노드 및 상기 제4 내부 신호를 생성하는 제4 노드 사이에 연결되고, 상기 상보 직교 위상 신호 및 상기 제2 바이어스 신호에 기초하여 동작하도록 구성된 제6 트랜지스터;상기 접지 노드 및 상기 제3 노드 사이에 연결되고, 상기 제1 바이어스 신호에 기초하여 동작하도록 구성된 제7 트랜지스터; 및 상기 접지 노드 및 상기 제4 노드 사이에 연결되고, 상기 제1 바이어스 신호에 기초하여 동작하도록 구성된 제8 트랜지스터를 포함하고,상기 제1 제어 신호 및 상기 제2 제어 신호들 각각은 N개의 비트들을 포함하고, 그리고상기 N은 2 이상의 자연수인 위상 천이 회로
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2
제 1 항에 있어서,상기 입력 회로는:상기 제1 트랜지스터의 게이트 노드 및 상기 제1 바이어스 신호를 수신하는 제5 노드 사이에 연결된 제1 저항;상기 제2 트랜지스터의 게이트 노드 및 상기 제5 노드 사이에 연결된 제2 저항;상기 제3 트랜지스터의 게이트 노드 및 상기 제2 바이어스 신호를 수신하는 제6 노드 사이에 연결된 제3 저항;상기 제5 트랜지스터의 게이트 노드 및 상기 제6 노드 사이에 연결된 제4 저항;상기 제6 트랜지스터의 게이트 노드 및 상기 제6 노드 사이에 연결된 제5 저항; 및상기 제7 트랜지스터의 게이트 노드 및 상기 제5 노드 사이에 연결된 제6 저항을 더 포함하는 위상 천이 회로
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3
제 1 항에 있어서,상기 입력 회로는:상기 동상 신호를 수신하는 제1 입력 노드 및 상기 제1 트랜지스터의 게이트 노드 사이에 연결된 제1 커패시터;상기 상보 동상 신호를 수신하는 제2 입력 노드 및 상기 제2 트랜지스터의 게이트 노드 사이에 연결된 제2 커패시터;상기 직교 위상 신호를 수신하는 제3 입력 노드 및 상기 제5 트랜지스터의 게이트 노드 사이에 연결된 제3 커패시터; 및상기 상보 직교 위상 신호를 수신하는 제4 입력 노드 및 상기 제6 트랜지스터의 게이트 노드 사이에 연결된 제4 캐패시터를 더 포함하는 위상 천이 회로
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4
제 1 항에 있어서,상기 스위칭 회로는:상기 제1 선택 신호를 수신하는 제7 노드와 연결된 게이트 노드를 갖고, 상기 제1 내부 신호를 생성하는 제8 노드 및 상기 제1 노드 사이에 연결된 제9 트랜지스터;상기 제7 노드 및 제9 노드 사이에 연결된 제1 인버터;상기 제9 노드와 연결된 게이트 노드를 갖고, 상기 제2 내부 신호를 생성하는 제10 노드 및 상기 제1 노드 사이에 연결된 제10 트랜지스터;상기 제9 노드와 연결된 게이트 노드를 갖고, 상기 제8 노드 및 상기 제2 노드 사이에 연결된 제11 트랜지스터;상기 제7 노드와 연결된 게이트 노드를 갖고, 상기 제10 노드 및 상기 제2 노드 사이에 연결된 제12 트랜지스터;상기 제2 선택 신호를 수신하는 제11 노드와 연결된 게이트 노드를 갖고, 상기 제3 내부 신호를 생성하는 제12 노드 및 상기 제3 노드 사이에 연결된 제13 트랜지스터;상기 제11 노드 및 제13 노드 사이에 연결된 제2 인버터;상기 제13 노드와 연결된 게이트 노드를 갖고, 상기 제4 내부 신호를 생성하는 제14 노드 및 상기 제3 노드 사이에 연결된 제14 트랜지스터;상기 제13 노드와 연결된 게이트 노드를 갖고, 상기 제12 노드 및 상기 제4 노드 사이에 연결된 제15 트랜지스터; 및상기 제11 노드와 연결된 게이트 노드를 갖고, 상기 제14 노드 및 상기 제4 노드 사이에 연결된 제16 트랜지스터를 포함하는 위상 천이 회로
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제 4 항에 있어서,상기 출력 회로는:상기 제3 바이어스 신호를 수신하는 제15 노드와 연결된 게이트 노드를 갖고, 제16 노드 및 상기 제8 노드 사이에 연결되는 제17 트랜지스터;상기 제15 노드와 연결된 게이트 노드를 갖고, 제17 노드 및 상기 제10 노드 사이에 연결된 제18 트랜지스터;상기 제4 바이어스 신호를 수신하는 제18 노드와 연결된 게이트 노드를 갖고, 상기 제16 노드 및 상기 제12 노드 사이에 연결된 제19 트랜지스터; 상기 제18 노드와 연결된 게이트 노드를 갖고 상기 제17 노드 및 상기 제14 노드 사이에 연결된 제20 트랜지스터; 및상기 제16 노드 및 상기 제17 노드 사이에 연결된 부하 로드를 포함하되,상기 출력 신호의 전압 레벨은 제16 노드의 전압 레벨 및 제17 노드의 전압 레벨의 차이인 위상 천이 회로
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6
제 1 항에 있어서,상기 디지털-아날로그 변환기는:전원 전압을 수신하는 전원 노드 및 제19 노드 사이에 연결되고, 상기 제1 제어 신호에 기초하여 동작하는 제1 전류원;상기 제3 바이어스 신호를 수신하는 상기 제19 노드와 연결된 게이트 노드를 갖고, 상기 제19 노드 및 제20 노드 사이에 연결되는 제21 트랜지스터;상기 제1 바이어스 신호를 수신하는 상기 제20 노드와 연결된 게이트 노드를 갖고, 상기 제20 노드 및 상기 접지 노드 사이에 연결되는 제22 트랜지스터;상기 전원 노드 및 제21 노드 사이에 연결되고, 상기 제2 제어 신호에 기초하여 동작하는 제2 전류원;상기 제4 바이어스 신호를 수신하는 상기 제21 노드와 연결된 게이트 노드를 갖고, 상기 제21 노드 및 제22 노드 사이에 연결되는 제23 트랜지스터; 및상기 제2 바이어스 신호를 수신하는 상기 제22 노드와 연결된 게이트 노드를 갖고, 상기 제22 노드 및 상기 접지 노드 사이에 연결되는 제24 트랜지스터를 포함하는 위상 천이 회로
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7
제 6 항에 있어서,상기 제1 전류원은제23 노드와 연결된 게이트 노드를 갖고, 상기 전원 노드 및 제24 노드 사이에 연결된 제1 PMOS 트랜지스터;상기 제1 제어 신호의 제1 비트를 수신하는 제25 노드와 연결된 게이트 노드를 갖고, 상기 제24 노드 및 제26 노드 사이에 연결된 제2 PMOS 트랜지스터;상기 제25 노드 및 제27 노드 사이에 연결된 제3 인버터;상기 제27 노드와 연결된 게이트 노드를 갖고, 상기 제26 노드 및 상기 제19 노드 사이에 연결된 제1 NMOS 트랜지스터;상기 제23 노드와 연결된 게이트 노드를 갖고, 상기 전원 노드 및 제28 노드 사이에 연결된 제3 PMOS 트랜지스터;상기 제1 제어 신호의 제2 비트를 수신하는 제29 노드와 연결된 게이트 노드를 갖고, 상기 제28 노드 및 제30 노드 사이에 연결된 제4 PMOS 트랜지스터;상기 제29 노드 및 제31 노드 사이에 연결된 제4 인버터;상기 제31 노드와 연결된 게이트 노드를 갖고, 상기 제30 노드 및 상기 제19 노드 사이에 연결된 제2 NMOS 트랜지스터;상기 제23 노드와 연결된 게이트 노드를 갖고, 상기 전원 노드 및 상기 제23 노드 사이에 연결된 제5 PMOS 트랜지스터; 및상기 제23 노드 및 상기 접지 노드 사이에 연결된 제3 전류원을 포함하는 위상 천이 회로
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8
동상 신호, 상보 동상 신호, 직교 위상 신호, 및 상보 직교 위상 신호에 기초하여 제1 내부 신호, 제2 내부 신호, 제3 내부 신호, 및 제4 내부 신호를 생성하도록 구성된 입력 회로;상기 제1 내지 제4 내부 신호에 기초하여 제1 천이 신호, 제2 천이 신호, 제3 천이 신호, 및 제4 천이 신호를 출력하도록 구성된 스위칭 회로; 및상기 제1 내지 제4 천이 신호에 기초하여, 출력 신호를 생성하도록 구성된 출력 회로를 포함하되,상기 입력 회로는:접지 전원을 수신하는 접지 노드 및 상기 제1 내부 신호를 생성하는 제1 노드 사이에 연결되고, 상기 동상 신호 및 제1 바이어스 신호에 기초하여 동작하도록 구성된 제1 트랜지스터;상기 접지 노드 및 상기 제2 내부 신호를 생성하는 제2 노드 사이에 연결되고, 상기 상보 동상 신호 및 상기 제1 바이어스 신호에 기초하여 동작하도록 구성된 제2 트랜지스터;상기 접지 노드 및 상기 제1 노드 사이에 연결되고, 제2 바이어스 신호에 기초하여 동작하도록 구성된 제3 트랜지스터; 상기 접지 노드 및 상기 제2 노드 사이에 연결되고, 상기 제2 바이어스 신호에 기초하여 동작하도록 구성된 제4 트랜지스터;상기 접지 노드 및 상기 제3 내부 신호를 생성하는 제3 노드 사이에 연결되고, 상기 직교 위상 신호 및 상기 제2 바이어스 신호에 기초하여 동작하도록 구성된 제5 트랜지스터;상기 접지 노드 및 상기 제4 내부 신호를 생성하는 제4 노드 사이에 연결되고, 상기 상보 직교 위상 신호 및 상기 제2 바이어스 신호에 기초하여 동작하도록 구성된 제6 트랜지스터;상기 접지 노드 및 상기 제3 노드 사이에 연결되고, 제1 바이어스 신호에 기초하여 동작하도록 구성된 제7 트랜지스터; 및 상기 접지 노드 및 상기 제4 노드 사이에 연결되고, 상기 제1 바이어스 신호에 기초하여 동작하도록 구성된 제8 트랜지스터를 더 포함하는 위상 천이 회로
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제 8 항에 있어서,상기 입력 회로는:상기 제1 트랜지스터의 게이트 노드 및 상기 제1 바이어스 신호를 수신하는 제5 노드 사이에 연결된 제1 저항;상기 제2 트랜지스터의 게이트 노드 및 상기 제5 노드 사이에 연결된 제2 저항;상기 제3 트랜지스터의 게이트 노드 및 상기 제2 바이어스 신호를 수신하는 제6 노드 사이에 연결된 제3 저항;상기 제5 트랜지스터의 게이트 노드 및 상기 제6 노드 사이에 연결된 제4 저항;상기 제6 트랜지스터의 게이트 노드 및 상기 제6 노드 사이에 연결된 제5 저항; 및상기 제7 트랜지스터의 게이트 노드 및 상기 제5 노드 사이에 연결된 제6 저항을 더 포함하는 위상 천이 회로
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제 8 항에 있어서,상기 입력 회로는:상기 동상 신호를 수신하는 제1 입력 노드 및 상기 제1 트랜지스터의 게이트 노드 사이에 연결된 제1 커패시터;상기 상보 동상 신호를 수신하는 제2 입력 노드 및 상기 제2 트랜지스터의 게이트 노드 사이에 연결된 제2 커패시터;상기 직교 위상 신호를 수신하는 제3 입력 노드 및 상기 제5 트랜지스터의 게이트 노드 사이에 연결된 제3 커패시터; 및상기 상보 직교 위상 신호를 수신하는 제4 입력 노드 및 상기 제6 트랜지스터의 게이트 노드 사이에 연결된 제4 캐패시터를 더 포함하는 위상 천이 회로
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제 8 항에 있어서,상기 스위칭 회로는:제1 선택 신호를 수신하는 제7 노드와 연결된 게이트 노드를 갖고, 상기 제1 내부 신호를 생성하는 제8 노드 및 상기 제1 노드 사이에 연결된 제9 트랜지스터;상기 제7 노드 및 제9 노드 사이에 연결된 제1 인버터;상기 제9 노드와 연결된 게이트 노드를 갖고, 상기 제2 내부 신호를 생성하는 제10 노드 및 상기 제1 노드 사이에 연결된 제10 트랜지스터;상기 제9 노드와 연결된 게이트 노드를 갖고, 상기 제8 노드 및 상기 제2 노드 사이에 연결된 제11 트랜지스터;상기 제7 노드와 연결된 게이트 노드를 갖고, 상기 제10 노드 및 상기 제2 노드 사이에 연결된 제12 트랜지스터;제2 선택 신호를 수신하는 제11 노드와 연결된 게이트 노드를 갖고, 상기 제3 내부 신호를 생성하는 제12 노드 및 상기 제3 노드 사이에 연결된 제13 트랜지스터;상기 제11 노드 및 제13 노드 사이에 연결된 제2 인버터;상기 제13 노드와 연결된 게이트 노드를 갖고, 상기 제4 내부 신호를 생성하는 제14 노드 및 상기 제3 노드 사이에 연결된 제14 트랜지스터;상기 제13 노드와 연결된 게이트 노드를 갖고, 상기 제12 노드 및 상기 제4 노드 사이에 연결된 제15 트랜지스터; 및상기 제11 노드와 연결된 게이트 노드를 갖고, 상기 제14 노드 및 상기 제4 노드 사이에 연결된 제16 트랜지스터를 포함하는 위상 천이 회로
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