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메인 클럭 신호를 이용하여 복수 개의 다중 위상 클럭 신호를 생성하는 다중 위상 생성부;상기 복수 개의 다중 위상 클럭 신호를 이용하여 서로 다른 파형을 가지는 복수 개의 PWM 신호를 생성하는 PWM 신호 생성부;무부호 다중 비트를 각각 입력받고, 상기 복수 개의 PWM 신호를 이용하여 상기 입력된 무부호 다중 비트의 값에 대응하는 펄스폭을 가지는 펄스폭 신호를 각각 생성하여 병렬로 출력하는 복수 개의 펄스폭 변조 회로;부호 다중 비트를 각각 입력받고, 상기 입력된 부호 다중 비트에서 한 비트를 선택하여 병렬로 출력하는 복수 개의 멀티플렉서 - 상기 부호 다중 비트는 부호 비트를 가지고 2의 보수로 표현됨 - ;상기 복수 개의 펄스폭 변조 회로에서 병렬로 출력되는 복수 개의 펄스폭 신호와 상기 복수 개의 멀티플렉서에서 병렬로 출력되는 비트에 대한 병렬 곱셈 누적 연산 결과에 대응하는 전류를 출력하는 디지털 아날로그 변환부; 및상기 디지털 아날로그 변환부에서 출력되는 전류에 대응하여 순차적으로 구해지는 디지털 값을 상기 복수 개의 멀티플렉서에서 출력되는 비트의 부호 비트 여부에 따라 가감산하여 누적한 결과값을 출력하는 아날로그 디지털 변환부; 를 포함하고,상기 복수 개의 멀티플렉서에서 상기 부호 다중 비트의 최상위 자리수 비트부터 최하위 자리수 비트까지 순차적으로 출력될 때마다, 상기 PWM 신호 생성부는 상기 복수 개의 PWM 신호의 펄스폭을 1/2씩 감소시키는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 장치
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제 1 항에서,상기 복수 개의 PWM 신호는 상승 에지가 미리 정해진 지연 시간만큼 순차적으로 지연되고 펄스폭이 미리 정해진 크기만큼 순차적으로 감소하는 서로 다른 파형을 가지고,상기 복수 개의 멀티플렉서에서 상기 부호 다중 비트의 최상위 자리수 비트부터 최하위 자리수 비트까지 순차적으로 출력될 때마다, 상기 PWM 신호 생성부는 상기 복수 개의 PWM 신호의 펄스폭과 상기 미리 정해진 지연 시간이 1/2씩 감소시키는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 장치
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제 2 항에서,상기 복수 개의 PWM 신호의 개수(N)는 2L/2로 정해지고,L은 상기 무부호 다중 비트의 비트폭이며,상기 복수 개의 PWM 신호 중 i번째 PWM 신호인 PWM[N-i]의 펄스폭은 (N-i)*(N+1)*TREF 이고, PWM[N-i]는 상기 복수 개의 PWM 신호 중 i-1번째 PWM 신호인 PWM[N-(i-1)] 보다 N*TREF 만큼 상승 에지가 지연되는 파형을 가지며,여기서 i(i = 1, 2, …, N)는 상기 복수 개의 PWM 신호의 인덱스이며,TREF는 상기 메인 클럭 신호의 클럭 주기로 초기값이 설정된 후 상기 복수 개의 멀티플렉서에서 출력되는 상기 부호 다중 비트의 자리수가 하나씩 낮아짐에 따라 1/2씩 감소하는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 장치
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제 3 항에서,상기 복수의 다중 위상 클럭 신호는 주파수는 같고 위상이 서로 다른 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 장치
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제 3 항에서,상기 디지털 아날로그 변환부는,상기 복수 개의 펄스폭 변조 회로에서 병렬로 출력되는 복수 개의 펄스폭 신호와 상기 복수 개의 멀티플렉서에서 병렬로 출력되는 비트를 한 쌍씩 입력받아 논리곱 연산하여 출력하는 복수 개의 논리 게이트,상기 복수 개의 논리 게이트에 각각 대응하는 복수 개의 단위 전류원, 및상기 복수 개의 논리 게이트 중 대응하는 논리 게이트의 출력값에 따라 상기 복수 개의 단위 전류원 중 대응하는 단위 전류원에서 출력되는 전류를 출력시키는 복수 개의 스위칭 소자를 포함하는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 장치
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제 5 항에서,상기 아날로그 디지털 변환부는,상기 디지털 아날로그 변환부에서 출력되는 전류에 의해 충전 커패시터에 충전된 충전 전압에 따른 펄스를 생성하는 펄스 생성부, 및상기 펄스 생성부에서 출력되는 펄스 개수를 카운트한 결과에 대응하는 상기 디지털 값을 구하여 상기 부호 다중 비트의 최상위 자리수 비트에 대응하여 출력되는 디지털 값은 감산 처리하고, 상기 부호 다중 비트의 나머지 자리수 비트에 대응하여 출력되는 디지털 값은 가산 처리하는 업다운 카운터를 포함하는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 장치
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제 6 항에서,상기 펄스 생성부는,상기 충전 커패시터에 충전된 전압을 기준전압과 비교하여 그에 따른 펄스를 생성하여 출력하는 비교기 및 상기 비교기에서 '하이'가 출력될 때마다 상기 충전 커패시터에 충전된 전압을 리셋시키는 트랜지스터를 포함하는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 장치
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(a) 다중 위상 생성부가 메인 클럭 신호를 이용하여 복수 개의 다중 위상 클럭 신호를 생성하는 단계;(b) PWM 신호 생성부가 상기 복수 개의 다중 위상 클럭 신호를 이용하여 서로 다른 파형을 가지는 복수 개의 PWM 신호를 생성하는 단계;(c) 복수 개의 펄스폭 변조 회로가 무부호 다중 비트를 각각 입력받고, 상기 복수 개의 PWM 신호를 이용하여 상기 입력된 무부호 다중 비트의 값에 대응하는 펄스폭을 가지는 펄스폭 신호를 각각 생성하여 병렬로 출력하는 단계;(d) 복수 개의 멀티플렉서가 부호 다중 비트를 각각 입력받고, 상기 입력된 부호 다중 비트에서 한 비트를 선택하여 병렬로 출력하는 단계 - 상기 부호 다중 비트는 부호 비트를 가지고 2의 보수로 표현됨 - ;(e) 디지털 아날로그 변환부가 상기 복수 개의 펄스폭 변조 회로에서 병렬로 출력되는 복수 개의 펄스폭 신호와 상기 복수 개의 멀티플렉서에서 병렬로 출력되는 비트에 대한 병렬 곱셈 누적 연산 결과에 대응하는 전류를 출력하는 단계;(f) 아날로그 디지털 변환부가 상기 디지털 아날로그 변환부에서 출력되는 전류에 대응하는 디지털 값을 구하는 단계; 및(g) 상기 아날로그 디지털 변환부가 상기 구해진 디지털 값을 상기 복수 개의 멀티플렉서에서 출력되는 비트의 부호 비트 여부에 따라 가감산하는 단계; 를 포함하고,상기 복수 개의 멀티플렉서에서 상기 부호 다중 비트의 최상위 자리수 비트부터 최하위 자리수 비트까지 순차적으로 출력될 때마다, 상기 복수 개의 PWM 신호의 펄스폭을 1/2씩 감소시키면서 상기 (a) 내지 (g) 단계를 반복하는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 방법
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제 8 항에서,상기 복수 개의 PWM 신호는 상승 에지가 미리 정해진 지연 시간만큼 순차적으로 지연되고 펄스폭이 미리 정해진 크기만큼 순차적으로 감소하는 서로 다른 파형을 가지고,상기 복수 개의 멀티플렉서에서 상기 부호 다중 비트의 최상위 자리수 비트부터 최하위 자리수 비트까지 순차적으로 출력될 때마다, 상기 복수 개의 PWM 신호의 펄스폭과 상기 미리 정해진 지연 시간이 1/2씩 감소시키면서 상기 (a) 내지 (g) 단계를 반복하는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 방법
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제 9 항에서,상기 복수 개의 PWM 신호 중 i번째 PWM 신호의 펄스폭이 (N-i)*(N+1)*TREF 이고, i번째 PWM 신호는 i-1번째 PWM 신호보다 N*TREF 만큼 상승 에지가 지연되는 파형을 가지고,여기서 i(i = 1, 2, …, N)는 상기 복수 개의 PWM 신호의 인덱스이며,N은 2L/2이고, L은 상기 부호 다중 비트의 비트폭이며,TREF는 상기 메인 클럭 신호의 클럭 주기로 초기값이 설정된 후 상기 복수 개의 멀티플렉서에서 출력되는 상기 부호 다중 비트의 자리수가 하나씩 낮아짐에 따라 1/2씩 감소하는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 방법
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제 10 항에서,상기 복수의 다중 위상 클럭 신호는 주파수는 같고 위상이 서로 다른 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 방법
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제 10 항에서,상기 디지털 아날로그 변환부는,상기 복수 개의 펄스폭 변조 회로에서 병렬로 출력되는 복수 개의 펄스폭 신호와 상기 복수 개의 멀티플렉서에서 병렬로 출력되는 비트를 한 쌍씩 입력받아 논리곱 연산하여 출력하는 복수 개의 논리 게이트,상기 복수 개의 논리 게이트에 각각 대응하는 복수 개의 단위 전류원, 및상기 복수 개의 논리 게이트 중 대응하는 논리 게이트의 출력값에 따라 상기 복수 개의 단위 전류원 중 대응하는 단위 전류원에서 출력되는 전류를 출력시키는 복수 개의 스위칭 소자를 포함하는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 방법
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제 12 항에서,상기 아날로그 디지털 변환부는,상기 디지털 아날로그 변환부에서 출력되는 전류에 의해 충전 커패시터에 충전된 충전 전압에 따른 펄스를 생성하는 펄스 생성부, 및상기 펄스 생성부에서 출력되는 펄스 개수를 카운트한 결과에 대응하는 상기 디지털 값을 구하여 상기 부호 다중 비트의 최상위 자리수 비트에 대응하여 출력되는 디지털 값은 감산 처리하고, 상기 부호 다중 비트의 나머지 자리수 비트에 대응하여 출력되는 디지털 값은 가산 처리하는 업다운 카운터를 포함하는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 방법
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제 13 항에서,상기 펄스 생성부는,상기 충전 커패시터에 충전된 전압을 기준전압과 비교하여 그에 따른 펄스를 생성하여 출력하는 비교기 및 상기 비교기에서 '하이'가 출력될 때마다 상기 충전 커패시터에 충전된 전압을 리셋시키는 트랜지스터를 포함하는 다중 위상 클럭을 사용한 전류형 곱셈 누적 연산 방법
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제 8 항 내지 제 14 항 중 어느 한 항에 기재된 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체
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