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각각이 자화 방향에 따라 결정된 저항을 갖는 MTJ(Magnetic Tunnel Junction) 소자를 포함하고, 상기 저항에 따라 논리 값 중 하나를 갖는 제1 입력 신호가 비트 라인을 통해 인가되는 복수의 가중치 저장 셀을 포함하는 가중치 저장 어레이;상기 복수의 가중치 저장 셀 중 적어도 하나의 가중치 저장 셀로부터 상기 제1 입력 신호를 읽고, 상기 제1 입력 신호와 전압인가 라인을 통해 인가되는 제2 입력 신호의 곱 연산을 수행하는 복수의 곱 연산 셀을 포함하는 곱 연산 어레이; 및상기 복수의 곱 연산 셀 중 적어도 하나의 곱 연산 셀로부터 곱 연산의 결과 신호를 읽고, 상기 곱 연산의 결과 신호에 대한 합 연산을 수행하는 복수의 합 연산 셀을 포함하는 합 연산 어레이를 포함하고,상기 가중치 저장 어레이, 상기 곱 연산 어레이 및 상기 합 연산 어레이는 계산 라인을 통해 연결되어 MAC(Multiply ACcumulation) 연산을 수행하는,프로세싱 인 메모리 장치
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제1항에 있어서,상기 복수의 가중치 저장 셀 각각은:상기 비트 라인에 연결된 상기 MTJ 소자; 및게이트가 제1 워드 라인에 연결되고, 상기 제1 워드 라인에 따라 상기 MTJ 소자와 상기 계산 라인을 연결하는 제1 트랜지스터를 포함하는,프로세싱 인 메모리 장치
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제2항에 있어서,상기 가중치 저장 어레이는,상기 제1 워드 라인에 의해 상기 복수의 가중치 저장 셀 중 적어도 하나의 행이 선택될 경우, 상기 적어도 하나의 행은 상기 제1 입력 신호를 상기 계산 라인을 통해 상기 곱 연산 어레이로 인가하는,프로세싱 인 메모리 장치
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제1항에 있어서,상기 복수의 곱 연산 셀 각각은:상기 계산 라인으로부터 상기 제1 입력 신호를 인가받는 제1 SOT(Spin Orbit Torque) 소자;게이트가 제2-1 워드 라인에 연결되고, 상기 제2-1 워드 라인에 따라 상기 전압인가 라인과 상기 제1 SOT 소자를 연결하는 제2-1 트랜지스터; 및게이트가 제2-2 워드 라인에 연결되고, 상기 제2-2 워드 라인에 따라 상기 제1 SOT 소자와 상기 계산 라인을 연결하는 제2-2 트랜지스터를 포함하는,프로세싱 인 메모리 장치
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제4항에 있어서,상기 곱 연산 어레이는,상기 제1 입력 신호의 크기 및 상기 제2 입력 신호의 크기에 따라 상기 제1 SOT 소자를 흐르는 상기 제1 입력 신호의 방향이 스위칭 되는 것에 기초하여 곱 연산을 수행하고,상기 곱 연산의 결과 신호는 상기 제1 입력 신호의 방향이 스위칭 되는지 여부에 따라 논리 값을 갖는,프로세싱 인 메모리 장치
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제4항에 있어서,상기 합 연산 어레이는:상기 제2-2 트랜지스터가 온 됨에 따라 상기 계산 라인을 통해 상기 복수의 곱 연산 셀 중 적어도 하나의 곱 연산 셀로부터 상기 곱 연산의 결과 신호를 인가받고, 상기 곱 연산의 결과 신호의 합 연산에 대한 캐리(carry) 신호를 저장하는 복수의 캐리 셀; 및상기 곱 연산의 결과 신호의 합 연산에 대한 섬(sum) 신호를 저장하는 복수의 섬 셀을 포함하는,프로세싱 인 메모리 장치
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7
제6항에 있어서,상기 복수의 캐리 셀 각각은:상기 곱 연산의 결과 신호를 인가받는 적어도 하나의 제2-1 SOT 소자; 및게이트가 적어도 하나의 제3-1 워드 라인에 연결되고, 상기 적어도 하나의 제3-1 워드 라인에 따라 상기 적어도 하나의 제2-1 SOT 소자와 상기 계산 라인을 연결하는 적어도 하나의 제3-1 트랜지스터를 포함하는,프로세싱 인 메모리 장치
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제7항에 있어서,상기 복수의 캐리 셀 각각은,상기 적어도 하나의 제2-1 SOT 소자를 흐르는 상기 곱 연산의 결과 신호의 크기에 따라 상기 곱 연산의 결과 신호의 방향이 스위칭 되는 것에 기초하여 상기 캐리 신호를 저장하는,프로세싱 인 메모리 장치
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9
제6항에 있어서,상기 복수의 섬 셀 각각은:상기 곱 연산의 결과 신호 및 상기 캐리 신호를 인가받는 제2-2 SOT 소자; 및게이트가 제3-2 워드 라인에 연결되고, 상기 제3-2 워드 라인에 따라 상기 제2-2 SOT 소자와 상기 계산 라인을 연결하는 제3-2 트랜지스터를 포함하는,프로세싱 인 메모리 장치
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10
제9항에 있어서,상기 복수의 섬 셀 각각은,상기 제2-2 SOT 소자를 흐르는 상기 곱 연산의 결과 신호 및 상기 캐리 신호의 누적 신호의 크기에 따라 상기 누적 신호의 방향이 스위칭 되는 것에 기초하여 상기 섬 신호를 저장하는,프로세싱 인 메모리 장치
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각각이 자화 방향에 따라 결정된 저항을 갖는 MTJ(Magnetic Tunnel Junction) 소자를 포함하고, 상기 저항에 따라 논리 값 중 하나를 갖는 제1 입력 신호가 비트 라인을 통해 인가되는 복수의 가중치 저장 셀을 포함하는 가중치 저장 어레이;상기 복수의 가중치 저장 셀 중 적어도 하나의 가중치 저장 셀로부터 상기 제1 입력 신호를 읽고, 상기 제1 입력 신호와 전압인가 라인을 통해 인가되는 제2 입력 신호의 곱 연산을 수행하는 복수의 곱 연산 셀을 포함하는 곱 연산 어레이;상기 복수의 곱 연산 셀 중 적어도 하나의 곱 연산 셀로부터 곱 연산의 결과 신호를 읽고, 상기 곱 연산의 결과 신호에 대한 합 연산을 수행하는 복수의 합 연산 셀을 포함하는 합 연산 어레이; 및상기 가중치 저장 어레이, 상기 곱 연산 어레이 및 상기 합 연산 어레이를 연결하는 계산 라인을 포함하고,상기 계산 라인은 상기 가중치 저장 어레이, 상기 곱 연산 어레이 및 상기 합 연산 어레이의 열(column) 라인을 정의하고,상기 가중치 저장 어레이, 상기 곱 연산 어레이 및 상기 합 연산 어레이는 MAC(Multiply ACcumulation) 연산을 상기 열 라인에서 동시에 수행하는,프로세싱 인 메모리 장치
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