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복수의 멤리스터 어레이 셀들 포함하는 멤리스터 어레이; 및상기 복수의 멤리스터 어레이 셀들이 배열된 로우 라인들로 입력되는 입력 전압 또는 상기 복수의 멤리스터 어레이 셀들이 배열된 컬럼 라인들로 출력되는 출력 전류를 보정하기 위한 보정 회로를 포함하며,상기 보정 회로는,각각이, 상기 복수의 멤리스터 어레이 셀들이 프로그램될 상태에 기초하여 저항값이 설정되는 복수의 보정 멤리스터들을 포함하는, 메모리 장치
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제1항에 있어서,상기 보정 회로는,상기 멤리스터 어레이에 발생하는 기생 저항(parasitic resistance)에 의한 오차를 보정하는, 메모리 장치
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제2항에 있어서,상기 보정 회로는,상기 복수의 멤리스터 어레이 셀들이 배열된 로우 라인들 각각의 입력단에 구성되는, 메모리 장치
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제3항에 있어서,상기 보정 회로는,각각이, 상기 입력 전압을 비반전 단자로 입력받는 연산 증폭기를 포함하는 복수의 비반전 증폭기 회로들로 구성되는, 메모리 장치
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제4항에 있어서,상기 복수의 비반전 증폭기 회로들 각각을 구성하는 복수의 저항 소자들 중 어느 하나는 상기 보정 멤리스터로 구성되는, 메모리 장치
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제5항에 있어서,상기 보정 멤리스터의 저항값은,상기 복수의 로우 라인들 중에서 상기 보정 멤리스터에 상응하는 로우 라인에 배열된 멤리스터 어레이 셀들이 프로그램될 상태에 기초하여 설정되는, 메모리 장치
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제6항에 있어서,상기 보정 멤리스터의 저항값은,상기 복수의 로우 라인들 중에서 상기 보정 멤리스터에 상응하는 로우 라인에 배열된 멤리스터 어레이 셀들 중에서, HRS(High Resistance State)로 프로그램될 멤리스터 어레이 셀들의 개수 또는 LRS(Low Resistance State)로 프로그램로 프로그램될 멤리스터 어레이 셀들의 개수에 기초하여 설정되는, 메모리 장치
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제2항에 있어서,상기 보정 회로는,상기 복수의 멤리스터 어레이 셀들이 배열된 컬럼 라인들 각각의 출력단에 구성되는, 메모리 장치
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제8항에 있어서,상기 보정 회로는,각각이, 상기 출력 전류에 의해 형성되는 출력 전압이 비반전 단자로 입력되는 연산 증폭기를 포함하는 복수의 비반전 증폭기 회로들로 구성되는, 메모리 장치
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제9항에 있어서,상기 복수의 비반전 증폭기 회로들 각각을 구성하는 복수의 저항 소자들 중 어느 하나는 상기 보정 멤리스터로 구성되는, 메모리 장치
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제10항에 있어서,상기 보정 멤리스터의 저항값은,상기 복수의 컬럼 라인들 중에서 상기 보정 멤리스터에 상응하는 컬럼 라인에 배열된 멤리스터 어레이 셀들이 프로그램될 상태에 기초하여 설정되는, 메모리 장치
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제11항에 있어서,상기 보정 멤리스터의 저항값은,상기 복수의 컬럼 라인들 중에서 상기 보정 멤리스터에 상응하는 컬럼 라인에 배열된 멤리스터 어레이 셀들 중에서, HRS(High Resistance State)로 프로그램될 멤리스터 어레이 셀들의 개수 또는 LRS(Low Resistance State)로 프로그램로 프로그램될 셀들의 개수에 기초하여 설정되는, 메모리 장치
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제1항에 있어서,상기 복수의 멤리스터 어레이 셀들이 프로그램될 상태는,학습된 인공신경망(Artificail Neural Network(ANN)) 내의 시냅스 가중치(synaptic weight)에 상응하는, 메모리 장치
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복수의 멤리스터 어레이 셀들이 프로그램될 상태를 결정하는 단계;결정된 상기 복수의 멤리스터 어레이 셀들이 프로그램될 상태에 기초하여, 상기 복수의 멤리스터 어레이 셀들이 배열된 로우 라인들로 입력되는 입력 전압 또는 상기 복수의 멤리스터 어레이 셀들이 배열된 컬럼 라인들로 출력되는 출력 전류를 보정하기 위한 보정 회로에 포함된 복수의 보정 멤리스터들의 저항 값을 설정하는 단계; 및저항 값이 설정된 상기 복수의 보정 멤리스터들을 포함하는 상기 보정 회로를 이용하여, 상기 입력 전압 또는 상기 출력 전류를 보정하는 단계를 포함하는, 메모리 장치의 동작 방법
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메모리 장치; 및 메모리 장치를 제어하기 위한 제어신호를 생성하는 메모리 컨트롤러를 포함하며,상기 메모리 장치는,복수의 멤리스터 어레이 셀들 포함하는 멤리스터 어레이; 및상기 복수의 멤리스터 어레이 셀들이 배열된 로우 라인들로 입력되는 입력 전압 또는 상기 복수의 멤리스터 어레이 셀들이 배열된 컬럼 라인들로 출력되는 출력 전류를 보정하기 위한 보정 회로를 포함하며,상기 보정 회로는,각각이, 상기 복수의 멤리스터 어레이 셀들이 프로그램될 상태에 기초하여 저항값이 설정되는 복수의 보정 멤리스터들을 포함하는, 메모리 시스템
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