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기판의 상부에 적층된 하부 게이트 전극;상기 하부 게이트 전극의 열산화로 생성된 하부 게이트 절연막;상기 하부 게이트 절연막의 상면 일부에 산화물 반도체가 마련된 활성층;상기 활성층의 일측으로 마련된 소스 전극;상기 활성층의 타측으로 마련된 드레인 전극;상기 활성층, 상기 소스 전극 및 상기 드레인 전극의 상부에 형성된 상부 게이트 절연막; 및상기 상부 게이트 절연막에 증착하여 형성된 상부 게이트 전극;을 포함하고,상기 상부 게이트 절연막은, 상기 소스 전극 및 상기 드레인 전극이 형성된 축과 다른 축 상에 비아 홀이 형성되고, 상기 비아 홀을 통해 상기 상부 게이트 전극이 충진되어, 상부/하부/측면의 채널 형성이 가능한 것을 특징으로 하는 박막 트랜지스터
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제 1 항에 있어서,상기 상부 게이트 절연막은, 상기 활성층이 노출되지 않는 범위에서, 상기 하부 게이트 절연막의 위치까지 컷팅 된 상기 비아 홀이 형성된 것을 특징으로 하는 박막 트랜지스터
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제 1 항에 있어서,상기 상부 게이트 절연막은, 상기 소스 전극 및 상기 드레인 전극이 형성된 축과 다른 축 상에서,근위부 방향으로 컷팅된 ‘ㄷ’형상으로 상기 비아 홀이 형성된 것을 특징으로 하는 박막 트랜지스터
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제 1 항에 있어서,상기 비아 홀은 상기 활성층의 양측으로 형성되고,상기 비아 홀을 통해서 상기 상부 게이트 전극과 상기 하부 게이트 전극이 연결된 것을 특징으로 하는 박막 트랜지스터
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제 1 항에 있어서,상부 게이트 전극 및 하부 게이트 전극에 연결되는 게이트 전극 배선을 더 포함하고, 상기 게이트 전극 배선은 상기 상부 게이트 전극의 상면, 상기 하부 게이트 전극의 하면, 상기 상부 게이트 전극의 상기 비아 홀을 통해 노출된 측면에 연결되어, 단일의 상기 게이트 전극 배선으로 상부, 하부, 양측면에 채널이 형성된 것을 특징으로 하는 박막 트랜지스터
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박막 트랜지스터 제조 방법에 있어서,기판에 하부 게이트 전극을 증착하는 제1 단계;상기 하부 게이트 전극을 열산화하여 표면에 금속 산화막을 형성하여 하부 게이트 절연막을 형성하는 제2 단계;상기 하부 게이트 절연막의 중앙부에 산화물 반도체를 증착하여 활성층을 형성하는 제3 단계;상기 활성층 상에 소스 전극과 드레인 전극을 증착하는 제4 단계;상부 게이트 절연막을 증착하는 제5 단계;상기 상부 게이트 절연막을 식각하여 하기 상부 게이트 전극과 상기 하부 게이트 전극의 접촉을 위한 비아 홀을 형성하는 제6 단계; 및상기 비아 홀에 충진되도록 상부 게이트 전극을 증착하는 제7 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
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