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복수의 메모리 셀들이 열로 배열된 비트 라인들과 소스 라인들을 포함한 제어 라인들 및 행으로 배열된 워드 라인들에 NOR 형태로 연결된 메모리 셀 어레이;상기 제어 라인들이 연결된 열 디코더;상기 워드 라인들이 연결된 행 디코더;상기 열 디코더와 연결된 입출력 장치; 및 상기 입출력 장치로부터 주소, 제어명령 및 LIA 동작을 위한 연산 정보 데이터를 받아 상기 행 디코더와 상기 열 디코더를 제어하는 제어 로직을 포함하고,상기 복수의 메모리 셀들은 각각 하나의 플로팅 게이트를 저장 노드로 공유하는 3개의 트랜지스터, 상기 3개의 트랜지스터 중 하나를 연결 트랜지스터로 하여 상기 연결 트랜지스터의 일단과 상기 비트 라인들 중 하나에 연결된 트랜지스터 A 및 상기 연결 트랜지스터의 타단과 상기 소스 라인들 중 하나에 연결된 트랜지스터 B로 구성되고,상기 제어 라인들은 상기 트랜지스터 A의 게이트 라인 및 상기 트랜지스터 B의 게이트 라인을 포함하고,상기 워드 라인들은 상기 3개의 트랜지스터 중 다른 2개의 트랜지스터에 각각 연결된 커플링 워드 라인과 이레이즈 워드 라인을 포함하고,상기 커플링 워드 라인과 상기 이레이즈 워드 라인은 각각 상기 플로팅 게이트와 게이트 절연막을 사이에 두고 배치된 액티브 영역의 도전성 영역에 연결된 것을 특징으로 하는 로직 연산을 수행하는 임베디드 플래시 메모리 장치
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제 1 항에 있어서,상기 3개의 트랜지스터 중 다른 2개의 트랜지스터는 각각 상기 커플링 워드 라인과 연결된 커플링 트랜지스터와 상기 이레이즈 워드 라인과 연결된 이레이즈 트랜지스터이고,상기 커플링 트랜지스터의 액티브 영역의 폭은 상기 이레이즈 트랜지스터의 액티브 영역의 폭보다 큰 것을 특징으로 하는 로직 연산을 수행하는 임베디드 플래시 메모리 장치
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제 2 항에 있어서,상기 커플링 트랜지스터 및 상기 이레이즈 트랜지스터는 각각 PMOS 형태이거나, 상기 액티브 영역이 불순물로 도핑된 반도체 물질, 금속 또는 실리사이드로 형성되어 상기 플로팅 게이트와 커패시터 형태를 이루는 것을 특징으로 하는 로직 연산을 수행하는 임베디드 플래시 메모리 장치
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제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제어 로직은 상기 LIA 동작을 위한 LIA 제어 로직을 더 포함하고, 상기 LIA 제어 로직은 상기 LIA 동작에 필요한 상기 제어 라인들의 전압을 결정하기 위한 로직 연산 제어 신호를 생성하여 상기 열 디코더로 송신하는 것을 특징으로 하는 로직 연산을 수행하는 임베디드 플래시 메모리 장치
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제 4 항에 있어서,상기 로직 연산 제어 신호는 상기 복수의 메모리 셀들 중 연산하고자 선택된 셀마다 비트 라인 신호 BL, 트랜지스터 A의 게이트 라인 신호 AGL, 트랜지스터 B의 게이트 라인 신호 BGL 및 소스 라인 신호 SL가 각각 데이터 "0"(low)과 "1"(high)의 조합으로 인가되되, BL, AGL, BGL, SL의 순으로 조합된 신호들 중 "0111"과 "1110"은 제외한 것을 특징으로 하는 로직 연산을 수행하는 임베디드 플래시 메모리 장치
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제 5 항에 있어서,상기 로직 연산 제어 신호에 따른 연산 결과 R은,이 되고(상단바는 반전 신호 표시임), 상기 선택된 셀의 저장 노드에 저장되는 것을 특징으로 하는 로직 연산을 수행하는 임베디드 플래시 메모리 장치
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제 6 항의 임베디드 플래시 메모리 장치를 이용하여 로직 연산을 수행하는 방법에 있어서,상기 선택된 셀을 이레이즈 상태(데이터 "1" 상태)로 만들어주는 제 1 단계;상기 연결 트랜지스터의 채널에 프리차지(precharge) 해주는 제 2 단계;상기 입출력 장치로 입력된 연산자(operator)와 피연산자(operand)에 따라 상기 연산 결과 R가 나오도록 미리 설정된 상기 로직 연산 제어 신호에 해당하는 전압들을 상기 선택된 셀의 비트 라인, 트랜지스터 A의 게이트 라인, 트랜지스터 B의 게이트 라인 및 소스 라인에 각각 인가하는 제 3 단계 및상기 선택된 셀의 커플링 워드 라인과 이레이즈 워드 라인에 소정의 전압을 인가하여 상기 연산 결과 R에 해당하는 데이터를 상기 선택된 셀의 저장 노드에 저장하는 제 4 단계를 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 장치를 이용한 로직 연산 방법
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제 6 항의 임베디드 플래시 메모리 장치를 이용하여 로직 연산을 수행하는 방법에 있어서,상기 선택된 셀이 이레이즈 상태(데이터 "1" 상태)인지 확인하고, 이레이즈 상태에 있으면 아래 제 2 단계로 넘어가고, 이레이즈 상태에 있지 않을 경우에만 이레이즈 상태로 만들어주는 제 1 단계;상기 연결 트랜지스터의 채널에 프리차지(precharge) 해주는 제 2 단계;상기 입출력 장치로 입력된 연산자(operator)와 피연산자(operand)에 따라 상기 연산 결과 R가 나오도록 미리 설정된 로직 연산 제어 신호들에 해당하는 전압들을 상기 선택된 셀의 비트 라인, 트랜지스터 A의 게이트 라인, 트랜지스터 B의 게이트 라인 및 소스 라인에 각각 인가하는 제 3 단계 및상기 선택된 셀의 커플링 워드 라인과 이레이즈 워드 라인에 소정의 전압을 인가하여 상기 연산 결과 R에 해당하는 데이터를 상기 선택된 셀의 저장 노드에 저장하는 제 4 단계를 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 장치를 이용한 로직 연산 방법
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제 8 항에 있어서,상기 제 3 단계에서 상기 연산자가 AND이고 상기 피연산자는 p와 q일 경우 상기 미리 설정된 로직 연산 제어 신호들 BL, AGL, BGL, SL은 각각 또는 인 것(상단바는 반전 신호 표시임)을 특징으로 하는 임베디드 플래시 메모리 장치를 이용한 로직 연산 방법
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제 8 항에 있어서,상기 제 3 단계에서 상기 연산자가 XOR이고 상기 피연산자는 (p,q)=(1,1)인 경우 상기 미리 설정된 로직 연산 제어 신호들 BL, AGL, BGL, SL은 각각 로 하여, 상기 선택된 셀의 비트 라인에는 데이터 "0"에 해당하는 0 V, 트랜지스터 A의 게이트 라인에는 데이터 "1"에 해당하는 VDD, 트랜지스터 B의 게이트 라인에는 데이터 "0"에 해당하는 0 V, 그리고 소스 라인에는 데이터 "1"에 해당하는 VDD를 각각 인가하여 연산하고,상기 제 4 단계는 상기 선택된 셀의 커플링 워드 라인과 이레이즈 워드 라인에 각각 높은 프로그램 전압을 인가하여 상기 선택된 셀의 저장 노드에 상기 제 3 단계에서 XOR의 연산 결과에 해당하는 데이터 "0"를 저장하는 것을 특징으로 하는 임베디드 플래시 메모리 장치를 이용한 로직 연산 방법
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