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수직 방향으로 교번하며 적층된 분리 절연층들 및 메모리 셀층들을 포함한 채 트랜지스터 및 커패시터를 개별적으로 구성하는 3차원 메모리 어레이에 있어서,상기 트랜지스터는, 상기 수직 방향으로 연장 형성되는 게이트막; 상기 메모리 셀층들 각각에서 상기 게이트막의 적어도 일부 측면과 접촉하는 채널; 및 상기 메모리 셀층들 각각에서 상기 게이트막의 적어도 일부 측면과 접촉하는 소스 및 드레인을 포함하고, 상기 채널과, 상기 소스 및 드레인은, 단결정 반도체 물질로 형성되는 것을 특징으로 하는 3차원 메모리 어레이
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제1항에 있어서,상기 분리 절연층들에서, 상기 메모리 셀층들 각각의 상기 채널과 상기 소스 및 드레인을 층별로 분리하는 분리 절연막은, 상기 분리 절연층들에서 상기 채널과 상기 소스 및 드레인에 대응하는 일부 영역에만 위치하는 것을 특징으로 하는 3차원 메모리 어레이
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제1항에 있어서,상기 채널과 상기 소스 및 드레인은, 서로 다른 반도체 물질로 각기 형성되는 것을 특징으로 하는 3차원 메모리 어레이
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제3항에 있어서,상기 채널은, 불순물이 없거나 상기 소스 및 드레인에 도핑되는 불순물과 다른 불순물이 도핑된 반도체 물질로 형성되는 것을 특징으로 하는 3차원 메모리 어레이
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제1항에 있어서,상기 게이트막은, 상기 메모리 셀층들 각각에서 수평 방향으로 돌출되도록 형성되어 상기 분리 절연층들 각각에서 언더컷(Undercut) 형상을 갖는 것을 특징으로 하는 3차원 메모리 어레이
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제1항에 있어서,상기 게이트막 및 상기 채널 사이 및 상기 게이트막과 상기 소스 및 드레인 사이에 개재되는 게이트 절연막을 더 포함하는 것을 특징으로 하는 3차원 메모리 어레이
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제1항에 있어서,상기 커패시터에 포함되는 제1 전극 및 상기 소스 사이의 접촉 저항 개선을 위한 오믹막을 더 포함하는 것을 특징으로 하는 3차원 메모리 어레이
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제1항에 있어서,상기 메모리 셀층들 각각에서 상기 드레인과 접촉하는 비트라인을 더 포함하는 것을 특징으로 하는 3차원 메모리 어레이
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수직 방향으로 교번하며 적층된 분리 절연층들 및 메모리 셀층들을 포함한 채 트랜지스터 및 커패시터를 개별적으로 구성하는 3차원 메모리 어레이에 있어서,상기 커패시터는, 상기 메모리 셀층들 각각에서 수평 방향으로 형성되는 제1 전극; 상기 수직 방향으로 연장 형성되며 상기 분리 절연층들 각각에서 상기 수평 방향으로 돌출되는 제2 전극; 및 상기 제2 전극과 접촉하도록 형성되는 커패시터 유전막을 포함하고, 상기 커패시터 유전막은, 상기 제2 전극과 접촉하며 상기 제1 전극의 상면, 측면 및 하면을 덮도록 형성되는 것을 특징으로 하는 3차원 메모리 어레이
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제9항에 있어서,상기 제1 전극은, 상기 트랜지스터에 포함되는 소스와 상기 메모리 셀층들 각각에서 전기적으로 연결되는 것을 특징으로 하는 3차원 메모리 어레이
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제9항에 있어서,상기 제1 전극은, 접촉 저항 개선을 위해 상기 제1 전극과 상기 소스 사이에 배치되는 오믹막을 통해 상기 소스와 접촉되는 것을 특징으로 하는 3차원 메모리 어레이
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3차원 메모리 어레이에서의 트랜지스터 제조 방법에 있어서,수직 방향으로 교번하며 적층된 희생층들 및 메모리 셀층들-상기 메모리 셀층들 각각은 제1 반도체 물질로 형성됨-을 포함한 채, 상기 메모리 셀층들 각각에서 셀이 분리된 상태의 반도체 구조체를 준비하는 단계; 상기 셀의 외곽선을 따라 상기 희생층들 각각의 일부 영역을 수평 방향으로 식각하는 단계; 상기 셀의 외곽선을 따라 상기 희생층들 각각의 일부 영역이 식각된 공간들에 분리 절연막의 일 부분을 형성하는 단계; 상기 셀의 외곽선을 따라 상기 메모리 셀층들 각각의 일부 영역을 상기 수평 방향으로 식각하는 단계; 상기 셀의 외곽선을 따라 상기 메모리 셀층들 각각의 일부 영역이 식각된 공간들에 제2 반도체 물질을 형성하는 단계; 상기 반도체 구조체에 트랜지스터 홀을 상기 수직 방향으로 식각하는 단계; 상기 트랜지스터 홀을 이용하여 상기 희생층들 각각의 일부 영역을 상기 수평 방향으로 식각하는 단계; 상기 트랜지스터 홀을 이용하여 상기 희생층들 각각의 일부 영역이 식각된 공간들에 분리 절연막의 나머지 부분을 형성하는 단계; 상기 트랜지스터 홀의 내측벽에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막이 형성된 상기 트랜지스터 홀에 상기 게이트막을 형성하는 단계를 포함하고, 상기 트랜지스터의 소스 및 드레인을 형성하는 상기 제1 반도체 물질과, 상기 트랜지스터의 채널을 형성하는 상기 제2 반도체 물질은, 단결정 반도체 물질인 것을 특징으로 하는 3차원 메모리 어레이에서의 트랜지스터 제조 방법
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제12항에 있어서,상기 분리 절연막의 일 부분을 형성하는 단계는, 상기 채널을 형성하는 상기 제2 반도체 물질을 상기 메모리 셀층들의 층별로 분리하도록 상기 분리 절연막의 일 부분을 형성하는 단계인 것을 특징으로 하고, 상기 분리 절연막의 나머지 부분을 형성하는 단계는, 상기 소스 및 드레인을 형성하는 상기 제1 반도체 물질을 상기 메모리 셀층들의 층별로 분리하도록 상기 분리 절연막의 나머지 부분을 형성하는 단계인 것을 특징으로 하는 3차원 메모리 어레이에서의 트랜지스터 제조 방법
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제12항에 있어서,상기 게이트 절연막을 형성하는 단계는, 상기 트랜지스터 홀을 이용하여 상기 메모리 셀층들 각각의 일부 영역을 상기 수평 방향으로 식각하는 단계; 및 상기 트랜지스터 홀을 이용하여 상기 메모리 셀층들 각각의 일부 영역이 식각된 공간들 각각의 내측벽 및 상기 트랜지스터 홀의 내측벽에 상기 게이트 절연막을 형성하는 단계를 포함하고, 상기 게이트막을 형성하는 단계는, 상기 메모리 셀층들 각각에서 상기 게이트 절연막이 형성된 공간들 및 상기 게이트 절연막이 형성된 상기 트랜지스터 홀에 상기 게이트막을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 메모리 어레이에서의 트랜지스터 제조 방법
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제12항에 있어서,상기 반도체 구조체에서 상기 분리된 셀 사이 영역에 비트라인 홀 또는 비트라인 바를 상기 수직 방향으로 식각하는 단계; 상기 비트라인 홀 또는 상기 비트라인 바를 통해 상기 메모리 셀층들 각각의 일 부분을 상기 수평 방향으로 식각하는 단계; 및 상기 식각된 공간들 각각에 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 3차원 메모리 어레이에서의 트랜지스터 제조 방법
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3차원 메모리 어레이에서의 커패시터 제조 방법에 있어서,수직 방향으로 교번하며 적층된 분리 절연층들-상기 분리 절연층들 각각은 분리 절연막으로 형성됨- 및 메모리 셀층들-상기 메모리 셀층들 각각은 제1 반도체 물질로 형성됨-을 포함한 채, 상기 메모리 셀층들 각각에서 셀이 분리된 상태의 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 커패시터 홀을 상기 수직 방향으로 식각하는 단계; 상기 메모리 셀층들 각각에서 상기 반도체 구조체에 제조된 트랜지스터의 소스 및 드레인을 형성하는 제1 반도체 물질 및 상기 트랜지스터의 채널을 형성하는 제2 반도체 물질을 제외한 나머지 부분을 상기 커패시터 홀을 이용하여 제거하는 단계; 상기 커패시터 홀을 이용하여 상기 나머지 부분이 제거된 공간들에 제1 전극을 형성하는 단계; 상기 메모리 셀층들 각각에 형성된 상기 제1 전극의 표면이 노출되도록 상기 분리 절연층들 각각에서 상기 트랜지스터에 해당되는 부분을 제외한 나머지 부분을 제거하는 단계; 상기 분리 절연층들 각각에서 상기 트랜지스터에 해당되는 부분을 제외한 나머지 부분이 제거된 공간들 각각 및 상기 커패시터 홀의 내측벽에 커패시터 유전막을 형성하는 단계; 및 상기 분리 절연층들 각각이 제거되어 상기 커패시터 유전막이 형성된 공간들 각각 및 상기 커패시터 유전막이 형성된 상기 커패시터 홀에 제2 전극을 형성하는 단계를 포함하고, 상기 커패시터 유전막은, 상기 제2 전극과 접촉하며 상기 제1 전극의 상면, 측면 및 하면을 덮도록 형성되는 것을 특징으로 하는 3차원 메모리 어레이에서의 커패시터 제조 방법
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제16항에 있어서,상기 커패시터 홀을 상기 수직 방향으로 식각하는 단계는, 상기 반도체 구조체에 제조된 트랜지스터에 포함되는 소스의 두께를 고려하여 상기 반도체 구조체 상 임의의 위치에서 상기 커패시터 홀을 상기 수직 방향으로 식각하는 단계인 것을 특징으로 하는 3차원 메모리 어레이에서의 커패시터 제조 방법
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제16항에 있어서,상기 나머지 부분을 상기 커패시터 홀을 이용하여 제거하는 단계는, 상기 제1 반도체 물질이 형성하는 소스의 두께를 고려하여 상기 메모리 셀층들 각각에서 상기 제1 반도체 물질의 일 부분을 상기 커패시터 홀을 이용하여 제거하는 단계인 것을 특징으로 하는 3차원 메모리 어레이에서의 커패시터 제조 방법
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제16항에 있어서,상기 제1 전극을 형성하는 단계는, 상기 나머지 부분이 제거된 공간들에 각각 상기 트랜지스터의 소스를 형성하는 제1 반도체 물질과의 접촉 저항을 개선하기 위한 오믹막을 형성하는 단계; 및 상기 오믹막이 형성된 공간들 각각에 상기 제1 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 메모리 어레이에서의 커패시터 제조 방법
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