제어 및 운용 보전데이터를 상위프로세서와 통신하기 위한 상위프로세서정합부(101), 외부의 동기분배장치로부터 이중화된 다종의 차분신호를 수신하고 이중화된 동기신호 중 하나를 선택하여 동기기준클럭을 발생하고, 워치독(Watchdog) 경보신호를 발생시키며, 프로세서에서 사용되는 타이머신호와 전송동기신호와 음성처리 전송클럭신호를 발생시키는 20ms동기신호 정합/선택 및 관련신호 발생부(108), 차분신호 데이터를 외부의 시간스위치와 송수신하고 차분신호 루프백 경로를 제공하는 PCM정합수단(106), 상기 상위프로세서 정합부(101)와 20ms동기신호 정합/선택 및 관련 신호발생부(108)에 연결되어 동기선택신호와 상위 프로세서 버스 연결신호와 시스템 내의 자기자신인식신호를 입력받고, 외부 단말기와 RS232C 직렬데이터 송수신하며 다수의 인터럽트발생원을 처리하는 범용프로세서 및 주변회로(102), 상기 범용 마이크로프로세서 및 주변회로부(102)의 범용 마이크로프로세서에 의한 명령에 따라 HDLC 데이터를 가공하여 내보내는 제1단일칩 프로세서 및 주변회로부(104), 상기 범용 마이크로 프로세서 및 주변 회로부(102)의 범용 마이크로프로세서에 의한 명령에 따라서 HDLC데이터를 가공하여 내보내는 제2 단일칩 프로세서 및 주변수단(110), 상기 단일칩 프로세서 및 주변회로부(110)의 명령에 따라서 정해진 타임슬롯에 HDLC 데이터를 송수신하는 HDLC처리수단(111), 상기 범용프로세서 및 주변회로부(102)와 제1단일칩프로세서 및 주변회로부(104)의 범용 및 단일칩 마이크로프로세서간에 인터럽트 방식의 통신을 제공하는 제1 공통기억장치(103), 상기 범용프로세서 및 주변수단(102)과 제2 단일칩프로세서 및 주변수단(110)의 범용 및 단일칩 마이크로프로세서간에 인터럽트 방식의 통신을 제공하는 제2 공통기억장치(109), 상기 단일칩 프로세서 및 주변회로부(104)와 PCM정합부(106)에 연결되어 동시에 다수 채널의 HDLC 데이터를 처리하고 TTL레벨의 PCM루프백 경로시험을 하며 이중화된 상위프로세서정합버스 중 하나를 선택하여 외부클럭 및 내부클럭을 선택적으로 제공하는 HDLC처리부 및 시험/선택제어신호 발생부(105), 상기 제1, 제2단일칩 프로세서 및 주변회로부(104, 110)를 통하여 음성데이터를 상기 범용프로세서 및 주변수단(102)으로 부터 받아서 음성처리장치에 보내고 그로부터 음성처리된데이터를 PCM 정합수단(106)으로 보내는 음성처리장치정합수단(112)상기 20ms동기신호 정합/선택 및 관련신호발생부(108), 음성처리장치정합부(112), 범용프로세서 및 주변회로부(102), 제1 및 제2단일칩프로세서 및 주변수단(104,110) HDLC처리부 및 시험/선택제어신호 발생부(105), HDLC 처리부(111)에 연결되어 리셋 신호와 경보신호를 발생시키고, 동작상태를 LED의 점등/소등으로써 표시하는 리셋, 경보발생 및 동작상태표시회로부(113)을 구비하는 것을 특징으로 하는 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC데이터 고속처리 및 음성데이터 정합장치

제1항에 있어서, 상기 범용프로세서 및 주변수단(102)과 제1, 제2단일칩프로세서 및 주변수단(104, 110)에 연결되어 장치내 클럭을 제공하는 클럭발생수단(107)을 더 포함하는 것을 특징으로 하는 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC데이터 고속처리 및 음성데이터 정합장치

제1항에 있어서, 상위프로세서 정합수단(101)은; 상위프로세서정합버스A를 통해 차분신호를 입력하여 상기 HDLC처리부 및 시험/선택 제어 신호발생수단(105)로부터 인에이블 신호에 의해 차분신호수신신호를 출력하는 제1차분신호수신수단(201), 준비신호, 수신 데이터신호, 에러유무신호를 입력받아 인에이블신호에 의해 상위프로세서정합버스A를 통해 8비트 차분신호를 송신하는 제1차분신호송신수단(202), 상위프로세서정합버스B를 통해 7쌍의 차분시호를 입력하여 상기 HDLC처리 및 시험/선택 제어 신호발생수단(105)로부터 인에이블신호에 의해 상기 제1차분신호수신회로수단(201)과 합쳐져 차분수신신호를 출력하는 제2차분신호수신회로(206), 상기 준비신호, 수신데이터, 에러유무신호를 입력받아 인에이블신호에 의해 상위프로세서정합버스B를 통해 차분신호를 송신하는 제2차분신호송신회로(207), 상기 상위프로세서정합버스A를 통해 1쌍의 차분신호를 수신하여 HDLC처리 및 시험/선택제어신호발생부(105)로 상위프로세서 정합버스 A 선택신호를 출력하는 제3차분신호수신기(203), 입력신호(IRQ)를 두 개의 입력단으로 입력받아 입력비트의 반은 상기 상위 프로세서 정합버스A로 나머지 상기 상위프로세서정합버스B로 출력하는 제3차분신호송신기(204), 상기 상위프로세서정합버스B로부터 2비트의 차분신호를 입력받아 상위 프로세서정합버스B 선택(TBSELB-)신호를 상기 HDLC처리수단(105)으로 출력하는 제4차분신호수신기(205), 상기 범용 프로세서 및 주변수단(102)로부터 우측 단자로 데이터 신호를 입력받아 저장한 후 상기 차분신호송신기(204)로 출력하는 공통기억수단(210), 상기 공통기억수단(210)의 좌측에 연결되어 칩선택신호와 쓰기 신호를 입력받아 상위프로세서정합부제어신호를 발생시키는 PAL로 구성된 상위프로세서정합부 제어신호(209), 상기 공통기억수단(210)의 좌측 단자에 연결되어 데이타 신호를 송수신하고 상기 범용 프로세서 및 주변수단(102)로부터 리셋 신호를 받고 상기 상위프로세서 정합부 제어신호발생수단(209)으로 버스신호, 주소스트로브신호, 쓰기신호, 데이터스트로브신호를 출력하고 칩인에이블신호를 입력하고 제1 제2 차분송신수단(202,207)으로 상기 준비신호, 수신데이터, 에러유무를 출력하는 UTDI(208), 및 상기 범용 프로세서 및 주변수단(102)으로부터의 리셋신호를 입력받고 상기 리셋, 경보발생 및 동작상태표시수단(113)으로 부터의 리셋, 경보발생신호를 입력받고 상기 음성처리장치 정합수단(112)로 부터의 동작상태신호를 입력받으며 상기 상위프로세서 정합부제어신호발생 수단(209)으로부터의 인에이블 신호로 하여 데이터신호를 발생하는 버퍼링 수단(211)을 구비하고 있는 것을 특징으로 하는 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC 데이터 고속처리 및 음성데이터 정합장치

제1항에 있어서, 상기 범용프로세서 및 주변수단(102)은, 상기 리셋 경보발생 및 동작상태 표시수단(113)로부터 리셋신호를 받고 버스에러신호와 홀트신호, 데이터 전송/크기 응답신호, 동기종료신호, 캐쉬버스트 응답신호와 클럭신호를 입력받고 인터럽트 제어신호를 받아 주소신호를 출력하고 데이터 신호를 입출력하는 범용마이크로 프로세서(301), 상기 범용 마이크로프로세서(301)로 부터의 어드레스 정보를 입력받아 버퍼링하여 데이터 어드레스신호를 출력하는 제1 버퍼링 수단(302), 상기 범용 마이크로프로세서(301)로부터 기능부호를 입력받아 부정논리곱 연산한 후 외부소자들에 대해 입출력하지 않고 프로세서의 내부상태를 바꾸기 위한 신호(CPUSP-)를 출력하는 제1낸드게이트(305), 상위 칩 인에이블신호와 쓰기신호를 입력받아 부정논리합 연산한후 출력하는 제2낸드게이트(306)을 통해 낸드 신호와 범용 마이크로 프로세서(301)로부터의 데이터 버스 인에이블신호를 입력받으며 데이터 버스신호와 상기 범용 마이크로프로세서(301)가 송수신하는 데이타 버스신호를 송수신하는 양방향 버퍼링 수단(303), 상기 범용마이크로 프로세서(301)의 CDIS(Cache Disable) 단자에 연결되어 CDIS신호를 활성화 또는 비활성화시키는 점퍼(308), 상기 범용 마이크로 프로세서(301)에서 쓰기신호(WRITE-)를 입력받아 신호반전시킨 후 쓰기신호(WR)를 출력하는 반전수단(307), 상기 쓰기신호를 입력받고 상기 범용 마이크로 프로세서(301)로부터 주소 스트로브신호를 입력받으며 상기 리셋, 경보발생 및 동작상태표시수단(113)으로 부터의 리셋 신호를 입력받아 버퍼링한 후 쓰기신호, 주소 스트로브신호, 리셋신호를 출력하고 음성처리장치로도 리셋신호를 출력하는 제2 버퍼링 수단(304), 상기 범용 마이크로 프로세서(301)로부터 주소신호, 장치주소신호(SA)를 입력받고 데이터를 송수신하며 임시데이타를 저장하는 제1 내지 제4RAM(401 내지 404), PAL로 구성되어 클럭신호와 상기 범용 마이크로 프로세서(301)로부터 주소신호, 캐쉬버스트 요구신호, 데이터 크기신호를 입력받고 상기 제1낸드게이트(305)로부터 CPU사용신호를 입력받으며, 상기 제2버퍼링 수단(304)로부터 읽기신호, 주소 스트로브신호를 입력받아 주소 복호를 실행한 후 상기 홀수번째 제1 내지 제3램(401,403)의 인에이블단자로 하위쓰기신호를 출력하고 칩인에이블단자로 하위 칩인에이블신호를 출력하며, 상기 짝수번째 제2 내지 제4램(402,404)의 쓰기 인에이블단자로 상위쓰기신호를 출력하고 칩인에이블단자로 상위 칩 인에이블신호를 출력하고, 주소복호신호를 출력하는 제1주소복호수단(405), 상기 제1주소복호수단(405)로부터의 동기종료신호와 캐쉬 버스트 응답신호를 입력받고 상기 음성처리장치정합수단(112)으로 부터의 음성처리장치 버스에러신호를 입력받고 클럭신호를 입력받으며 계수신호와 상기 제2버퍼링 수단(304)로 부터의 주소스트로브신호를 입력받아 장치주소와 버스에러신호와 홀트신호를 출력하는 PAL로 구성된 제1특정신호발생수단(406), PAL로 구성되어 상기 범용 마이크로프로세서(301)로부터 주소신호와 읽기-변경-쓰기 싸이클과 데이터 스트로브를 입력받고 상기 제2버퍼링 수단(304)로부터 읽기신호신호와 주소 스트로브신호를 받으며, 상기 제1낸드게이트(305)로부터 CPU사용신호를 받고, 블록신호를 인가받아 주소 복호를 실행한 후 롬선택(ROMSEL)신호를 출력하고, 인터럽트주기(INTCYC)신호와 다기능 주변소자선택신호(MFPCS)를 출력하며 자기인식부호읽기신호(IDRD)와 제1DPRAM호스트단선택 (HDPCS)신호와 음성처리장치 정합용 칩선택(VDPCS)신호와 상위 프로세서정합 제2DPRAM선택(TDPCS)신호와 제2DPRAM호스트단선택(HDPCSI)신호를 출력하는 제2주소복호기(410), 상기 제2주소복호기(410)로부터 주소복호신호를 입력받고 제1DPRAM호스트단 비지신호(HDPBSY)와 제2 DPRAM 호스트단비지신호(HDPBSY1)를 입력받으며, 음성처리장치데이터 전송응답(VODTACK)신호를 입력받고 주소스트로브(AS)신호와, 다기능 소자데이터전송응답(MFPDTACK)신호를 입력받으며 상위프로세서정합DPRAM비지(TDPBSY)신호를 입력받아 상기 범용 마이크로 프로세서(301)로 데이터 전송/크기 응답(DSACK)신호를 출력하고, 블록(BLOCK-)신호를 출력하며 PAL로 구성된 제2특정신호발생기(411), 수행 프로그램을 탑재하고 있으며 상기 제2주소복호수단(410)으로 부터의 롬선택(ROMSEL)신호를 칩인에이블단자로 입력받고 출력인에이블단자는 접지되어 있으며 상기 제1버퍼링 수단(302)와상기 양방향 버퍼링 수단(303)으로부터의 주소신호(DA)와 데이터 신호(DD)를 송수신하는 제1, 제2롬(407,408), 상기 제1, 제2 단일칩 프로세서 및 주변수단(104,110)중 한 부분을 선택할 수 있도록 단속하는 점퍼(502), 상기 점퍼(502)에 의해 상기 제1, 제2단일칩프로세서 및 주변수단(104,110)중 하나와 통신하며 두 포트(port)전이중(duplex)직렬송수신을 위한 것으로서 MFP소자와 통신하고 상기 제1, 제2단일칩 프로세서 및 주변수단(104,110)과 통신하는 RS232C송수신기(501), 상기 RS232C송수신수단(501)과 입출력선택단자를 통하여 직렬데이터를 송수신하고, 인터럽트 요구 신호를 발생하는 MFP(503), 상기 MFP(503)으로부터 인터럽트 요구신호를 발생하는 MFP(503), 상기 MFP(503)으로부터 인터럽트 요구신호를 받으며 PAL로 구성되어 인터럽트발생원에 의하여 IPL(Interrupt Priority Level)0 내지 2-, 오토벡터(AVEC)신호를 발생시키는 인터럽트 발생수단(504), 상기 제2주소복호기(410)로부터의 자기인식부호읽기신호(IDRD)를 지(G-)단자로 입력받고 상기 동기신호 정합/선택 및 관련신호발생부(108)으로부터 두 개의 동기선택신호를 입력시키고, 상위프로세서정합부(101)으로부터 상위프로세서버스연결신호를 입력시키는 제1입력버퍼링 수단(505), 및 상기 제2 주소복호수단(410)으로부터의 자기인식부호읽기신호(IDRD)를 지(G-)단자로 입력받고 백보드로 부터의 자기자신인식용 고유신호를 입력하여 데이터 버스로 출력하는 제2입력버퍼링 수단(506)을 구비하고 있는 것을 특징으로 하는 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC데이터 고속처리 및 음성데이터 정합장치

제1항에 있어서, 상기 제1 및 제2공통기억장치(103,109)는; 상기 제1 및 제2단일칩마이크로프로세서 및 주변수단(104,110)과 상기 범용 마이크로프로세서 및 주변수단(102)간에 연결되어 입출력되는 신호들을 저장하는 DPRAM인 것을 특징으로 하는 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC데이터 고속처리 및 음성데이터 정합장치

제1항에 있어서, 상기 제1단일칩 마이크로 프로세서 및 주변수단(104)은; 상기 제1공통기억장치(103)로 부터의 인터럽트신호를 입력받 타이머 관련신호는 실시간 타이머로 사용하기 위하여 송수신하며 RS232C 직렬송수신신호와 상기 제2단일칩 마이크로 프로세서 및 주변수단(110)내부의 단일칩 마이크로 프로세서와 상호 통신신호를 갖는 단일칩 마이크로프로세서(701), 상기 단일칩 마이크로프로세서(701)로부터 주소신호(MA(1:17))를 입력받고, 데이터신호를 송수신하며, 상기 칩선택신호(PRAMS)를 칩인에이블단자로 입력받고, 쓰기 인에이블단자로는 하위 데이터 쓰기신호(MWEL)를 입력받으며, 출력인에이블단자는 접지되어 임시데이터의 저장장소로 이용되는 제1 및 제2램(702,703), 상기 단일칩마이크로프로세서(701)의 주소신호(MA(1:15))를 입력받고 칩인에이블단자로는 칩선택신호(PROMS)를 입력받고 출력인에이블 단자로 입력되는 상기 단일칩마이크로프로세서(701)로부터의 읽기쓰기신호(MRW)를 입력받아 상기 제1 및 제2램(702)의 출력과 합쳐져서 상기 데이타신호(MD(0:7))를 출력하며 프로그램을 저장시켜서 그 내용을 읽어 순서에 따라서 기능을 수행케 하는 제1및제2롬(704,705), 및 PAL로 구현되어 상기 제1 및 제2롬(704, 705)의 출력인에이블단자에 연결되며 주소신호와 제어신호와 데이터 스트로브신호(MDS)와, 상기 단일칩마이크로프로세서(701)로부터 DPRAMS선택신호(PDPRAMS), DPRAM비지신호(PDPBSY)를 받아 쓰기인에이블 신호와 제어신호를 출력하는 제어신호발생수단(706)을 구비하고 있는 것을 특징으로 하는 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC데이터 고속처리 및 음성데이터 정합장치

제1항에 있어서, 상기 HDLC처리부 및 시험/선택 제어신호 발생수단(105)은; 상기 제1단일칩 마이크로프로세서 및 주변수단(104)으로부터의 주소신호와 IDEC복호기 선택신호(PCS)를 입력받아 복호한 후 복호된 신호를 출력하느 IDEC 복호수단(801), 상기 PCM정합수단(106)으로부터 오는 전송클럭신호, 프레임동기신호, 수신데이터를 수신하고, 상기 제1단일침 마이크로프로세서 및 주변수단(104)과 데이터 신호를 송수신하고 주소신호와 제어신호를 입력받으며 상기 리셋, 경보발생 및 동작상태 표시수단(113)으로부터 리셋 신호를 입력받는 제1 내지 제3IDEC(802 내지 804), 상기 제1 내지 제3 IDEC(802 내지 804)로부터 각각의 타임슬롯신호(TSC)를 입력받아 부정논리곱하는 낸드수단(807), PAL로 구현되어 IDEC칩과 PCM정합 관련신호와 상위 프로세서 정합수단으로 부터의 관련신호를 출력하며 루프백 제어신호에 의하여 PCM수신신호(RPXD)와 PCM송신귀환신호(PTXD)중 하나가 선택되어 내부 PCM수신신호(IPRXD)로 출력되며, PCM송신귀환신호(RTXD)는 PCM 출력신호(PTXD)의 차분신호가 루프백되어 발생되고, 루프백 제어신호는 세가지 루프백 가운데 하나를 선택하며 상위프로세서와 통신하는 루프백 제어 및 상위프로세서 정합버스 선택수단(805), 및 상기 IDEC칩 신호(IPFS, IPCLK)가 외부신호(PFS, PCLK)와 내부발생 신호중 하나로 선택되도록 하여 IDEC칩 내부에서 2분주하여 사용되도록 하는 점퍼(806)를 구비하고 있는 것을 특징으로 하는 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC데이터 고속처리 및 음성데이터 정합장치

제1항에 있어서, 상기 PCM 정합수단(106)은; 시간스위치로부터 오거나 루프백되는 차분신호를 TTL레벨신호로 바꾸거나, 그 반대의 동작으로 시간 스위치로 내보내는 차분신호송신수단(901) 및 차분신호수신수단(902)을 구비하고 있는 것을 특징으로 하는

제1항 또는 제6항에 있어서, 상기 20ms동기신호 정합/선택 및 관련신호발생수단(108)은; 외부로부터 이중화된 20ms 동기신호를 각각 입력하는 제1, 제2 D플립플롭(1101,1102), 상기 제1 및 제2D플립플롭(1101,1102)을 거친 동기선택신호와 동기기준클럭과 동기신호오류 신호를 발생시키는 동기신호오류 및 동기기준클럭 발생수단(1103), 상기 동기신호오류 및 동기기준 클럭 발생수단(1103)의 기준클럭신호(PEFCLK)를 입력받고 상기 단일칩 마이크로 프로세서(701)로부터의 워치독클리어 신호(WDCLR)를 입력받아 8분주 출력신호와 16분주 출력신호를 발생시키는 계수수단(1104), 실시간용 타이머 게이트신호를 발생시켜 상기 제1단일칩 프로세서 및 주변수단(104)으로 송신하고, 상기 범용프로세서 및 주변수단(102)의 MFP 소자 입력신호를 발생시키며, 주기가 20ms인 상기 음성처리장치정합수단(112)의 송수신 기준클럭을 발생시키는 타이머신호 및 음성전승클럭발생수단(1105), 및 상기 동기신호분배장치로부터 입력받는 차분신호를 TTL레벨신호로 바구며 20ms주기 동기신호를 1초 주기 동기신호, 동기선택신호를 발생시키는 차분신호수신수단(1106)을 구비하고 있는 것을 특징으로 하는 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC데이터 고속처리 및 음성데이서 정합장치

제1항에 있어서, 상기 범용프로세서 및 주변수단(102)으로부터 데이터 어드레스신호(DA1:15)를 입력받아 상기 음성처리장치로 주소신호(VA1)1:15)를 출력하고 상기 음성처리장치로부터 버스에러신호(VBERR)를 입력받아 일시저장 후 다시 상기 범용프로세서 및 주변수단(102)으로 버스에러 신호(VOBERR-)를 출력하는 제1버퍼링수단(1501), 상기 음성처리장치로부터 데이터 전송 응답신호를 입력받고 상기 리셋, 경보발생 및 동작 상태 표시수단(113)으로부터 장치고장(ISYSFAIL)를 입력받으며, 상기 동기신호정합/선택 및 관련신호발생수단(108)으로부터 송수신 클럭신호를 입력받아 상기 음성처리장치로는 장치고장신호(VSYSFAIL)를 출력하고 상기 범용 프로세서 및 주변회로부(102)로는 데이터 전송응답신호(VODTACK)와 인터럽트 요구신호와 고장신호를 출력하는 제2버퍼링 수단(1502), 상기 범용프로세서 및 주변수단(102)과 데이터신호(DD16:31)를 송수신하고 스기 신호(WR)를 방향단자(DIR)로 입력받으며 인에이블단자(G)로는 칩선택신호(VDPCS)를 입력받아 상기 음성처리장치로 데이터 신호(VD(0:15))를 출력하는 양방향버퍼(1503), 상기 범용프로세서 및 주변수단(102)으로부터 주소스트로브신호(CAS), 데이터 스트로브신호(DS), 상위쓰기 신호(VWRU), 하위쓰기신호(VWRL)를 입력받고 인에이블단자(G)로는 칩선택신호(VDPCS)를 입력받아 상기 음성처리장치로 주소 스트로브신호(VAS), 데이터 스트로브신호(DS), 상위쓰기 신호(WRU), 하위쓰기신호(WRL)를 출력하는 제3버퍼링수단(1504), 및 상기 음성처리장치로 송신데이터신호(VTXD), 타임슬롯사용신호(VTSC)를 입력받고 상기 HDLC 처리부 및 시험/선택제어 신호발생수단(105)으로부터 데이터 충돌수신신호(IPCDR), 수신데이터신호(IPRXD), 동기신호(VPFS), 클럭신호(VPCLK)를 입력받고 인에이블단자(G)는 접지되며, 상기 HDLC처리부 및 시험/선택제어 신호발생부(105)로 송신데이터신호(IPTXD)를 출력하고 상기 리셋, 경보발생 및 동작상태표시수단(113)으로는 타임슬롯사용신호(VOTSC-)를 출력하며 상기 음성처리장치로 데이터충돌신호(VRTXD), 수신데이터신호(VPRXD), 동기신호(IPFS), 클럭신호(IPCLK)를 출력하는 제4버퍼링 수단(1505)을 구비하고 있는 것을 특징으로 하는 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC데이터 고속처리 및 음성데이터 정합장치

제1항에 있어서, 상기 리셋, 경보발생 및 동작상태 표시 수단(113)은; PAL로 구현되어 리셋 및 경보신호를 출력하고 기능 경보신호는 경보수집장치로 송신하는 리셋 및 경보발생수단(1601), 파원온(power-on)리셋 신호를 출력시키고 상기 리셋 및 경보발생수단(1601)으로부터의 출력(TGR)신호에 의하여 유효한 리셋신호를 출력시키는 타이머(1603), 상기리셋 및 경보발생수단으로부터의 홀트신호(HALT)를 클리어단으로 입력하고 클럭신호(PHI6)의 반전신호를 클럭단으로 입력하여 계수신호를 상기 리셋 및 경보발생순(1601)으로 출력하는 계수수단(1602), 및 상기 음성처리장치로 부터이 입력신호가 활성화될 때 점등되는 LED(Light Emitting Diode)와 인버터와 저항으로 구현된 상태표시수단(1604)을 구비하고 있는 것을 특징으로 하는 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC 데이터 고속처리 및 음성데이터 정합장치