채널화/비채널화 4 DS1/E1 인터페이스, Q

제 1 항에 있어서,

상기 셀 버스 수신 제어기(CBRC)(222)는,

상방향 흐름 셀 버스를 통하여 FRIA0∼FRIA15에서 보내는 셀 전송 요구 신호를 주기적으로 검사하며, 둘 이상의 FRIA가 셀 전송을 요구하였을 때는 FRIA 번호가 낮은 쪽이 먼저 선택되고, 23

제 1 항에 있어서,

상기 사용자 파라메터 제어기(UPC)(224)는,

상기 UPC FIFO(223)에 저장된 셀을 UTOPIA 인터페이스로 액세스하여 협약된 트래픽 파라미터 준수 여부를 검사하고, 셀 폐기율(CLP)=1 또는 CLP=0 인 셀에 대하여 위반된 셀을 태깅 하거나 셀을 폐기하고 연결점 별로 전체 셀, CLP=0 인 셀, 위반 셀 등을 계수하여 UPC 메모리(225∼228)에 저장하며, 트래픽 파라미터를 준수한 셀을 UFIFO(230)에 저장하는 회로를 포함한 것을 특징으로 하는 프레임 릴레이 망 연동용 ATM 스위치 정합장치

제 1 항에 있어서,

상기 셀 다중화기(MUX)(232)는,

상기 클럭 수신기(240)로 부터 입력되는 23

제 1 항에 있어서,

상기 셀 역다중화기(DMUX)(290)는,

상기 LTRI(241)에서 제공하는 셀 동기신호가 로우일 때 수신클럭 계수 값을 초기화 하고 수신클럭이 상승 천이를 할때 마다 클럭계수를 1씩 증가하여 0부터 63까지의 범위를 가지는 수신클럭 계수 회로와;

상기 LTRI(241)로 부터 수신된 시스템 내부 셀에서 CET 비트를 참조하여 사용자 셀과 IPC 셀을 식별하고 사용자 셀에 대하여는 셀의 헤더 PTI 영역의 비트를 검사하여 100 또는 101의 값을 가지면 OAM 셀이므로 라우팅 정보 3 바이트와 ATM 링크 제어 필드 8 바이트를 제거하며, 헤더 4 바이트에 대한 HEC를 계산하여 HEC 필드에 삽입하여 53 바이트의 OAM 셀을 IRFIFO에 저장하는 기능을 가진 회로와;

상기에서 IPC 셀인 경우 OAM 셀과 같은 절차를 거쳐 IRFIFO((291)에 저장하는 기능을 가진 회로와;

상기에서 사용자 셀인 경우 사용자 셀은 하방향 셀 흐름 버스를 통하여 FRIA로 전송하므로 8 비트 버스 데이터를 16 비트 버스 데이터로 변환하고, ATM 링크 제어 필드인 8 바이트를 제거하여 28 워드의 사용자 셀을 전송하며, 전송되는 사용자 셀이 FRIA0∼FRIA15중 어느 FRIA 인지를 지정하여 주는 16 비트로 구성된 비트 맵을 28 워드 사용자 셀의 첫번째 위치에 추가 전송하는 회로와;

시스템 내부 셀에 대한 기수 패리티 비트를 매 클럭 마다 생성하여 LTRI로 부터 입력된 기수패리티 비트와 같은지를 검사하고 패리티 오류인 경우 프로세서로 알리는 기수 패리티 검사 회로를 포함한 것을 특징으로 하는 프레임 릴레이 망 연동용 ATM 스위치 정합장치