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준순환 저밀도 패리티 검사 부호화 방법 및 장치

  • 기술번호 : KST2015081959
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 준순환 저밀도 패리티 검사(QC-LDPC) 부호화 방법 및 장치에 관한 것이다.이를 위하여 본 발명은 시프트 인덱스 값과 입력 비트의 길이의 절반값을 비교하는 인덱스 확인 모듈; 시프트 인덱스 값에 따라 입력 비트를 왼쪽으로 이동시키는 왼쪽 시프트 연산 모듈; 시프트 인덱스 값에서 입력 비트의 길이의 절반값을 차감하여 입력 비트를 오른쪽으로 이동시키기 위한 시프트 값을 산출하는 방향 변환 모듈; 방향 모듈로부터 전달되는 시프트 값에 따라, 입력 비트를 오른쪽으로 이동시키는 오른쪽 시프트 연산 모듈; 오른쪽 시프트 연산 모듈의 출력값 또는 왼쪽 시프트 연산 모듈의 출력값을 선택하여 출력하는 다중화 모듈; 및 다중화 모듈의 출력 값을 XOR 연산하여 제1 패리티 파트 값을 산출하는 XOR 연산 모듈을 포함하는 QC-LDPC 부호화 장치를 제공한다.본 발명에 의하면, QC-LDPC 부호화를 위한 패리티 검사 행렬의 시프트에 있어서 양방향 시프트가 가능해짐에 따라, 하드웨어 면적의 최소화 및 데이터 처리 속도를 향상시키는 효과를 기대할 수 있다.QC-LDPC, LDPC, 부호화, 채널 코딩, 와이브로, 준순환 저밀도 패리티 검사
Int. CL H03M 13/11 (2006.01)
CPC H03M 13/116(2013.01) H03M 13/116(2013.01)
출원번호/일자 1020060124509 (2006.12.08)
출원인 한국전자통신연구원, 삼성전자주식회사
등록번호/일자 10-0874484-0000 (2008.12.10)
공개번호/일자 10-2008-0052832 (2008.06.12) 문서열기
공고번호/일자 (20081218) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항 심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.12.08)
심사청구항수 17

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
2 삼성전자주식회사 대한민국 경기도 수원시 영통구

발명자

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번호 이름 국적 주소
1 최정필 대한민국 대전광역시 유성구
2 박윤옥 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 유미특허법인 대한민국 서울특별시 강남구 테헤란로 ***, 서림빌딩 **층 (역삼동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
2 삼성전자주식회사 대한민국 경기도 수원시 영통구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.12.08 수리 (Accepted) 1-1-2006-0910651-57
2 선행기술조사의뢰서
Request for Prior Art Search		 2007.10.05 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2007.11.08 수리 (Accepted) 9-1-2007-0064878-35
4 의견제출통지서
Notification of reason for refusal		 2008.01.29 발송처리완료 (Completion of Transmission) 9-5-2008-0046604-59
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2008.03.31 수리 (Accepted) 1-1-2008-0232066-12
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.04.29 수리 (Accepted) 1-1-2008-0307425-36
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.04.29 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0307426-82
8 거절결정서
Decision to Refuse a Patent		 2008.09.30 발송처리완료 (Completion of Transmission) 9-5-2008-0504072-80
9 명세서 등 보정서(심사전치)
Amendment to Description, etc(Reexamination)		 2008.10.27 보정승인 (Acceptance of amendment) 7-1-2008-0048992-33
10 등록결정서
Decision to grant		 2008.12.08 발송처리완료 (Completion of Transmission) 9-5-2008-0619466-28
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.06.21 수리 (Accepted) 4-1-2012-5132663-40
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
삭제
2 2
패리티 검사 행렬을 양방향으로 시프트(Shift)하는 QC-LDPC(Quasi-Cyclic Low Density Parity Check) 부호화 장치에 있어서,부호화를 위한 입력 비트를 수신하여 정렬하는 입력 정렬 모듈;상기 정렬된 입력 비트를 시프트하기 위한 시프트 인덱스를 생성하는 패리티 검사 행렬 입력 모듈;상기 시프트 인덱스에 따라, 상기 입력 비트를 왼쪽 또는 오른쪽으로 시프트하여 제1 패리티 파트를 산출하는 행곱 연산 모듈;상기 제1 패리티 파트를 이용하여, 상기 입력 비트를 구성하는 각각의 구성 요소에 대한 부호화 결과 값을 산출하는 제1 연산 모듈;상기 부호화 결과 값으로부터 제2 패리티 파트를 산출하는 제2 연산 모듈; 및상기 입력 비트, 상기 제1 패리티 파트 및 상기 제2 패리티 파트를 이용하여, 상기 QC-LDPC 부호화 값을 산출하여 출력하는 출력 정렬 모듈을 포함하는 QC-LDPC 부호화 장치
3 3
제2항에 있어서,상기 입력 정렬 모듈은,상기 QC-LDPC 부호화 장치로 입력되는 하나 이상의 입력 비트를 열 단위로 정렬시켜 정보 파트 블록을 생성하고, 상기 정보 파트 블록을 상기 패리티 검사 행렬 입력 모듈로 전달하는 것을 특징으로 하는 QC-LDPC 부호화 장치
4 4
제2항에 있어서,상기 행곱 연산 모듈은,상기 시프트 인덱스 값과 상기 입력 비트의 길이의 절반값을 비교하여 시프트 연산 결과 선택을 위한 신호를 생성하는 인덱스 확인 모듈;상기 시프트 인덱스 값에 따라 상기 입력 정렬 모듈로부터 전달되는 입력 비트를 왼쪽으로 이동시키는 왼쪽 시프트 연산 모듈;상기 시프트 인덱스 값에서 상기 입력 비트의 길이의 절반값을 차감하여 상기 입력 비트를 오른쪽으로 이동시키기 위한 시프트 값을 산출하는 방향 변환 모듈;상기 방향 모듈로부터 전달되는 시프트 값에 따라, 상기 입력 정렬 모듈로부터 전달되는 입력 비트를 오른쪽으로 이동시키는 오른쪽 시프트 연산 모듈;상기 인덱스 확인 모듈에서 생성된 시프트 연산 결과 선택 신호에 따라 상기 오른쪽 시프트 연산 모듈의 출력 값 또는 상기 왼쪽 시프트 연산 모듈의 출력 값을 선택하여 출력하는 다중화 모듈; 및상기 다중화 모듈의 출력 값을 XOR 연산하여 상기 제1 패리티 파트 값을 산출하는 XOR 연산 모듈을 포함하는 것을 특징으로 하는 QC-LDPC 부호화 장치
5 5
제4항에 있어서,상기 행곱 연산 모듈은,상기 시프트 인덱스 값을 상기 입력 비트의 길이보다 작도록 변환하는 모듈로 연산 모듈;상기 다중화 모듈의 출력 값을 저장하여, 상기 XOR 연산 모듈로 전달하는 메모리; 및상기 XOR 연산 모듈에 의해 산출된 상기 제1 패리티 파트 값을 상기 XOR 연산 모듈로 피드백하는 플립플롭을 추가로 포함하는 것을 특징으로 하는 QC-LDPC 부호화 장치
6 6
제3항에 있어서,상기 제1 연산 모듈은,상기 제1 패리티 파트 값과 상기 시프트 인덱스를 이용하여, 상기 정보 파트 블록과 상기 입력 비트의 곱을 산출하는 연산 모듈인 것을 특징으로 하는 QC-LDPC 부호화 장치
7 7
패리티 검사 행렬을 양방향으로 시프트(Shift)하기 위한 패리티 파트를 산출하는 QC-LDPC(Quasi-Cyclic Low Density Parity Check) 부호화 장치에 있어서,시프트 인덱스 값―상기 QC-LDPC 부호화를 위한 입력 비트를 시프트하기 위한 값임―과 상기 입력 비트의 길이를 비교하여, 시프트 연산 결과의 선택을 위한 신호를 생성하는 인덱스 확인 모듈;상기 시프트 인덱스 값에 따라 상기 입력 비트를 왼쪽으로 이동시키는 왼쪽 시프트 연산 모듈;상기 시프트 인덱스 값과 상기 입력 비트의 길이를 이용하여, 상기 입력 비트를 오른쪽으로 이동시키기 위한 시프트 값을 산출하는 방향 변환 모듈;상기 방향 변환 모듈에서 산출된 시프트 값에 따라, 상기 입력 비트를 오른쪽으로 이동시키는 오른쪽 시프트 연산 모듈;상기 인덱스 확인 모듈에서 생성된 신호에 따라, 상기 오른쪽 시프트 연산 모듈 또는 상기 왼쪽 시프트 연산 모듈의 출력 값을 선택하는 다중화 모듈; 및상기 다중화 모듈의 출력 값을 XOR 연산하여 상기 패리티 파트를 산출하는 XOR 연산 모듈을 포함하는 QC-LDPC 부호화 장치
8 8
제7항에 있어서,상기 시프트 인덱스 값을 상기 입력 비트의 길이보다 작도록 변환하는 모듈로 연산 모듈;상기 다중화 모듈의 출력 값을 저장하여, 상기 XOR 연산 모듈로 전달하는 메모리; 및상기 XOR 연산 모듈에 의해 산출된 상기 패리티 파트를 상기 XOR 연산 모듈로 피드백하는 플립플롭을 추가로 포함하는 것을 특징으로 하는 QC-LDPC 부호화 장치
9 9
제7항에 있어서,상기 인덱스 확인 모듈은,상기 시프트 인덱스 값이 상기 입력 비트의 길이의 절반값보다 크면, 상기 왼쪽 시프트 연산 모듈의 출력 값을 산출하기 위한 시프트 연산 결과 선택 신호를 생성하고,상기 시프트 인덱스 값이 상기 입력 비트의 길이의 절반값보다 작으면, 상기 오른쪽 시프트 연산 모듈의 출력 값을 산출하기 위한 시프트 연산 결과 선택 신호를 생성하는 것을 특징으로 하는 QC-LDPC 부호화 장치
10 10
패리티 검사 행렬을 양방향으로 시프트(Shift)하는 QC-LDPC(Quasi-Cyclic Low Density Parity Check) 부호화 방법에 있어서,(a) 상기 부호화를 위한 입력 비트를 수신하여 정렬하는 입력 정보 비트 정렬 단계;(b) 상기 정렬된 입력 비트를 시프트하고, 상기 시프트된 연산 결과를 합산하는 연산 단계;(c) 상기 입력 비트의 행의 수만큼 상기 연산 단계를 반복하고, 상기 연산 단계의 반복이 종료되면, 상기 시프트된 연산 결과의 합산 값을 이용하여 제1 패리티 파트 및 제2 패리티 파트를 산출하는 패리티 파트 산출 단계; 및(d) 상기 입력 비트, 상기 제1 패리티 파트 및 제2 패리티 파트를 이용하여 상기 QC-LDPC 부호화 값을 산출하여 출력하는 QC-LDPC 부호 정렬 단계를 포함하는 QC-LDPC 부호화 방법
11 11
삭제
12 12
제10항에 있어서,상기 단계 (c)는,(c1) 상기 시프트된 연산 결과의 합산 값을 이용하여 제1 패리티 파트를 산출하는 단계;(c2) 상기 제1 패리티 파트를 이용하여, 상기 입력 비트를 구성하는 각각의 구성 요소에 대한 부호화 결과 값을 산출하는 단계; 및(c3) 상기 제1 패리티 파트와 상기 부호화 결과 값을 이용하여 제2 패리티 파트를 산출하는 단계를 포함하는 것을 특징으로 하는 QC-LDPC 부호화 방법
13 13
제10항에 있어서,상기 단계 (b)는,(b1) 상기 입력 비트를 시프트하기 위한 시프트 인덱스 값과 상기 입력 비트의 길이의 절반값을 비교하는 단계;(b2) 상기 비교 결과에 따라 상기 시프트 인덱스 값을 왼쪽 또는 오른쪽으로 이동시키는 단계; 및(b3) 상기 이동된 시프트 인덱스 값을 저장하고, 상기 저장된 시프트 인덱스 값에 따라 연산 결과를 합산하는 단계를 포함하는 것을 특징으로 하는 QC-LDPC 부호화 방법
14 14
제13항에 있어서,상기 단계 (b2)는,상기 시프트 인덱스 값이 상기 입력 비트의 길이의 절반값보다 크면, 상기 시프트 인덱스 값을 왼쪽으로 이동시키고,상기 시프트 인덱스 값이 상기 입력 비트의 길이의 절반값보다 작으면, 상기 시프트 인덱스 값을 오른쪽으로 이동시키는 것을 특징으로 하는 QC-LDPC 부호화 방법
15 15
제14항에 있어서,상기 단계 (b1)과 상기 단계 (b2) 사이에,상기 시프트 인덱스 값에서 상기 입력 비트의 길이의 절반값을 차감하여 상기 입력 비트를 오른쪽으로 이동시키기 위한 시프트 값을 산출하는 단계를 추가로 포함하는 것을 특징으로 하는 QC-LDPC 부호화 방법
16 16
제14항에 있어서,상기 단계 (c)는,상기 저장된 시프트 인덱스 값을 XOR 연산하여 상기 제1 패리티 파트 값을 산출하는 것을 특징으로 하는 QC-LDPC 부호화 방법
17 17
제6항에 있어서,상기 제2 연산 모듈은,상기 제1 연산 모듈의 출력 값과, 상기 제1 패리티 파트와 상기 제1 패리티 파트의 부분 블록의 곱을 비트 단위로 AND 연산하여 상기 제2 패리티 파트를 산출하는 연산 모듈인 것을 특징으로 하는 QC-LDPC 부호화 장치
18 18
제7항에 있어서,상기 인덱스 확인 모듈은,상기 시프트 인덱스 값과 상기 입력 비트 길이의 절반값을 비교하여, 상기 시프트 연산 결과의 선택을 위한 시프트 연산 결과 선택 신호를 생성하는 것을 특징으로 하는 QC-LDPC 부호화 장치
19 19
제7항에 있어서,상기 방향 변환 모듈은,상기 시프트 인덱스 값에서 상기 입력 비트의 길이의 절반값을 차감하여 상기 입력 비트를 오른쪽으로 이동시키기 위한 시프트 값을 산출하는 것을 특징으로 하는 QC-LDPC 부호화 장치
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