| 1 |
1
스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 구동 회로에 있어서, 상기 게이트 구동 회로는,상기 스타트 신호를 제공받는 입력 노드에 의해 제어되고, 상기 게이트 구동 신호를 상기 출력 노드로 출력하는 출력 트랜지스터;레벨-쉬프터(level-shifter)의 구조를 갖고, 상기 스타트 신호가 상기 게이트 구동 회로에 인가된 경우에만 상기 출력 트랜지스터가 턴-온 되도록 함으로써 상기 출력 노드에 리플(ripple)이 발생하는 것을 방지하는 제1 리플 제어부;상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 상기 출력 노드의 전하를 기준 전위로 방전함으로써 상기 출력 노드에 리플이 발생하는 것을 방지하는 제2 리플 제어부; 및레벨-쉬프터의 구조를 갖고, 상기 제2 리플 제어부의 일부를 제어하는 풀-다운 트랜지스터 제어부;를 포함하되,상기 출력 트랜지스터의 게이트는 상기 입력 노드에 연결되고, 드레인은 상기 제1 리플 제어부의 일단에 연결되고, 소스는 상기 출력 노드에 연결되며, 상기 제1 리플 제어부 및 상기 풀-다운 트랜지스터 제어부는 각각 부트스트랩(bootstrap) 기법을 이용하는, 게이트 구동 회로
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| 2 |
2
제1항에 있어서, 상기 입력 노드는 상기 스타트 신호를 입력 받아 프리차지(pre-charge)되고, 상기 프리차지된 입력 노드가 상기 제1 리플 제어부의 일단을 통해 제공된 하이(high) 상태의 전압에 의해 부트스트랩(bootstrap)되고, 상기 부트스트랩된 입력 노드에 의해 상기 출력 트랜지스터가 턴-온 됨으로써, 상기 게이트 구동 신호가 상기 출력 노드로 출력되는, 게이트 구동 회로
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| 3 |
3
제1항에 있어서,상기 제1 리플 제어부는, 상기 스타트 신호가 상기 게이트 구동 회로에 인가되면, 상기 제1 리플 제어부에 포함된 제1 부트스트랩 노드가 부트스트랩되는 것을 이용하여 상기 출력 트랜지스터의 드레인으로 하이 상태의 전압을 제공하되,상기 제1 부트스트랩 노드는 상기 스타트 신호와 제1 클록 신호에 의해 프리차지된 후 제2 클록 신호에 의해 부트스트랩되는, 게이트 구동 회로
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| 4 |
4
제1항에 있어서,상기 제1 리플 제어부는, 게이트로 상기 스타트 신호를 제공받고 드레인이 제1 클록 신호에 연결되고 소스가 제1 부트스트랩 노드에 연결되는 제1 트랜지스터; 게이트가 상기 제1 부트스트랩 노드에 연결되고 드레인이 제2 클록 신호에 연결되고 소스가 제1 노드에 연결되는 제2 트랜지스터; 게이트가 제3 클록 신호에 연결되고 드레인이 상기 제1 부트스트랩 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제3 트랜지스터; 게이트가 상기 제3 클록 신호에 연결되고 드레인이 상기 제1 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제4 트랜지스터; 및 일단이 상기 제1 부트스트랩 노드에 연결되고 타단이 상기 제1 노드에 연결되는 제1 커패시터를 포함하되,상기 제1 노드는 상기 출력 트랜지스터의 드레인에 연결되는, 게이트 구동 회로
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| 5 |
5
제4항에 있어서,상기 제1 트랜지스터는 상기 스타트 신호가 인가되면 상기 제1 클록 신호에 따라 상기 제1 부트스트랩 노드를 충전하고, 상기 제3 트랜지스터는 상기 제3 클록 신호에 따라 상기 제1 부트스트랩 노드의 전하를 상기 기준 전위로 방전하고, 상기 제4 트랜지스터는 상기 제3 클록 신호에 따라 상기 제1 노드의 전하를 상기 기준 전위로 방전하는, 게이트 구동 회로
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6
제1항에 있어서,상기 제2 리플 제어부는, 제1 풀-다운 트랜지스터 및 제2 풀-다운 트랜지스터를 포함하되,상기 제1 풀-다운 트랜지스터 및 상기 제2 풀-다운 트랜지스터는 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 교대로 동작함으로써 상기 출력 노드의 전하를 상기 기준 전위로 방전하는, 게이트 구동 회로
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| 7 |
7
제6항에 있어서,상기 제1 풀-다운 트랜지스터는, 상기 풀-다운 트랜지스터 제어부에 포함된 제2 부트스트랩 노드에 의해 제어되고 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되고,상기 제2 풀-다운 트랜지스터는, 제3 클록 신호에 의해 제어되고 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되되,상기 제1 풀-다운 트랜지스터는, 제1 클록 신호에 의해 프리차지된 상기 제2 부트스트랩 노드가 제2 클록 신호에 의해 부트스트랩됨으로써 턴-온되는, 게이트 구동 회로
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8
제6항에 있어서,상기 풀-다운 트랜지스터 제어부는, 상기 풀-다운 트랜지스터 제어부에 포함된 제2 부트스트랩 노드에 발생하는 부트스트래핑을 이용하여 상기 제1 풀-다운 트랜지스터의 동작을 제어하는, 게이트 구동 회로
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| 9 |
9
제8항에 있어서,상기 풀-다운 트랜지스터 제어부는, 제1 클록 신호를 제공받아 상기 제2 부트스트랩 노드를 프리차지하고, 제2 클록 신호를 제공받아 상기 제2 부트스트랩 노드를 부트스트랩함으로써 상기 제1 풀-다운 트랜지스터를 턴-온시키는, 게이트 구동 회로
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10
제9항에 있어서,상기 풀-다운 트랜지스터 제어부는, 게이트가 상기 제1 클록 신호에 연결되고 일단이 상기 제1 클록 신호에 연결되고 타단이 제2 부트스트랩 노드에 연결됨으로써, 상기 제1 클록 신호에 따라 상기 제2 부트스트랩 노드를 충전하는 제5 트랜지스터;게이트가 상기 제2 부트스트랩 노드에 연결되고 드레인이 상기 제2 클록 신호에 연결되고 소스가 제2 노드에 연결되는 제6 트랜지스터;게이트가 제3 클록 신호에 연결되고 드레인이 상기 제2 부트스트랩 노드에 연결되고 소스가 상기 기준 전위에 연결됨으로써, 상기 제3 클록 신호에 따라 턴-온 되어 상기 제2 부트스트랩 노드의 전하를 상기 기준 전위로 방전하는 제7 트랜지스터;게이트가 상기 제3 클록 신호에 연결되고 드레인이 상기 제2 노드에 연결되고 소스가 상기 기준 전위에 연결됨으로써, 상기 제3 클록 신호에 따라 턴-온되어 상기 제2 노드의 전하를 상기 기준 전위로 방전하는 제8 트랜지스터; 및일단이 제2 부트스트랩 노드에 연결되고 타단이 제2 노드에 연결되는 제2 커패시터(C2);를 포함하는, 게이트 구동 회로
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11
제10항에 있어서,하이 상태의 상기 제1 클록 신호가 상기 제5 트랜지스터에 인가됨으로써 상기 제2 부트스트랩 노드가 프리차지(pre-charge)된 후, 상기 제6 트랜지스터에 연결된 상기 제2 클록 신호가 하이 상태가 됨에 따라 상기 제2 부트스트랩 노드가 부트스트랩되며, 상기 부트스트랩된 제2 부트스트랩 노드로 인해 상기 제1 풀-다운 트랜지스터가 턴-온됨으로써 상기 출력 노드의 전하가 상기 기준 전위로 방전되는, 게이트 구동 회로
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12
제1항에 있어서,상기 게이트 구동 회로는, 상기 입력 노드에 충전된 전하를 방전함으로써 상기 게이트 구동 회로를 리셋하는 리셋 트랜지스터를 더 포함하는, 게이트 구동 회로
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13
제1항에 있어서,상기 게이트 구동 회로는, 산화물 박막 트랜지스터(oxide TFT), 유기물 박막 트랜지스터(organic TFT), 수소화 비정질 박막 트랜지스터(a-Si:H), 또는 폴리실리콘 박막 트랜지스터(Poly-Si TFT)를 이용하여 구현되는, 게이트 구동 회로
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14
복수의 픽셀들을 포함하는 디스플레이 패널;상기 픽셀들에 계조 신호를 제공하는 소스 드라이버; 및스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하는 디스플레이 장치에 있어서,상기 게이트 드라이버는,상기 스타트 신호를 제공받는 입력 노드에 의해 제어되고, 상기 게이트 구동 신호를 상기 출력 노드로 출력하는 출력 트랜지스터;레벨-쉬프터(level-shifter)의 구조를 갖고, 상기 스타트 신호가 상기 게이트 드라이버에 인가된 경우에만 상기 출력 트랜지스터가 턴-온 되도록 함으로써 상기 출력 노드에 리플(ripple)이 발생하는 것을 방지하는 제1 리플 제어부;상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 상기 출력 노드의 전하를 기준 전위로 방전함으로써 상기 출력 노드에 리플이 발생하는 것을 방지하는 제2 리플 제어부; 및레벨-쉬프터의 구조를 갖고, 상기 제2 리플 제어부의 일부를 제어하는 풀-다운 트랜지스터 제어부;를 포함하되,상기 출력 트랜지스터의 게이트는 상기 입력 노드에 연결되고, 드레인은 상기 제1 리플 제어부의 일단에 연결되고, 소스는 상기 출력 노드에 연결되며, 상기 제1 리플 제어부 및 상기 풀-다운 트랜지스터 제어부는 각각 부트스트랩(bootstrap) 기법을 이용하는, 디스플레이 장치
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15
제14항에 있어서, 상기 입력 노드는 상기 스타트 신호를 입력 받아 프리차지(pre-charge)되고, 상기 프리차지된 입력 노드가 상기 제1 리플 제어부의 일단을 통해 제공된 하이(high) 상태의 전압에 의해 부트스트랩(bootstrap)되고, 상기 부트스트랩된 입력 노드에 의해 상기 출력 트랜지스터가 턴-온 됨으로써, 상기 게이트 구동 신호가 상기 출력 노드로 출력되는, 디스플레이 장치
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제14항에 있어서,상기 제1 리플 제어부는, 상기 스타트 신호가 상기 게이트 드라이버에 인가되면, 상기 제1 리플 제어부에 포함된 제1 부트스트랩 노드가 부트스트랩되는 것을 이용하여 상기 출력 트랜지스터의 드레인으로 하이 상태의 전압을 제공하되,상기 제1 부트스트랩 노드는 상기 스타트 신호와 제1 클록 신호에 의해 프리차지된 후 제2 클록 신호에 의해 부트스트랩되는, 디스플레이 장치
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17
제14항에 있어서,상기 제1 리플 제어부는, 게이트로 상기 스타트 신호를 제공받고 드레인이 제1 클록 신호에 연결되고 소스가 제1 부트스트랩 노드에 연결되는 제1 트랜지스터; 게이트가 상기 제1 부트스트랩 노드에 연결되고 드레인이 제2 클록 신호에 연결되고 소스가 제1 노드에 연결되는 제2 트랜지스터; 게이트가 제3 클록 신호에 연결되고 드레인이 상기 제1 부트스트랩 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제3 트랜지스터; 게이트가 상기 제3 클록 신호에 연결되고 드레인이 상기 제1 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제4 트랜지스터; 및 일단이 상기 제1 부트스트랩 노드에 연결되고 타단이 상기 제1 노드에 연결되는 제1 커패시터를 포함하되,상기 제1 노드는 상기 출력 트랜지스터의 드레인에 연결되는, 디스플레이 장치
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제17항에 있어서,상기 제1 트랜지스터는 상기 스타트 신호가 인가되면 상기 제1 클록 신호에 따라 상기 제1 부트스트랩 노드를 충전하고, 상기 제3 트랜지스터는 상기 제3 클록 신호에 따라 상기 제1 부트스트랩 노드의 전하를 상기 기준 전위로 방전하고, 상기 제4 트랜지스터는 상기 제3 클록 신호에 따라 상기 제1 노드의 전하를 상기 기준 전위로 방전하는, 디스플레이 장치
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19
제14항에 있어서,상기 제2 리플 제어부는, 제1 풀-다운 트랜지스터 및 제2 풀-다운 트랜지스터를 포함하되,상기 제1 풀-다운 트랜지스터 및 상기 제2 풀-다운 트랜지스터는 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 교대로 동작함으로써 상기 출력 노드의 전하를 상기 기준 전위로 방전하는, 디스플레이 장치
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제19항에 있어서,상기 제1 풀-다운 트랜지스터는, 상기 풀-다운 트랜지스터 제어부에 포함된 제2 부트스트랩 노드에 의해 제어되고 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되고,상기 제2 풀-다운 트랜지스터는, 제3 클록 신호에 의해 제어되고 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되되,상기 제1 풀-다운 트랜지스터는, 제1 클록 신호에 의해 프리차지된 상기 제2 부트스트랩 노드가 제2 클록 신호에 의해 부트스트랩됨으로써 턴-온되는, 디스플레이 장치
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제19항에 있어서,상기 풀-다운 트랜지스터 제어부는, 상기 풀-다운 트랜지스터 제어부에 포함된 제2 부트스트랩 노드에 발생하는 부트스트래핑을 이용하여 상기 제1 풀-다운 트랜지스터의 동작을 제어하는, 디스플레이 장치
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제21항에 있어서,상기 풀-다운 트랜지스터 제어부는, 제1 클록 신호를 제공받아 상기 제2 부트스트랩 노드를 프리차지하고, 제2 클록 신호를 제공받아 상기 제2 부트스트랩 노드를 부트스트랩함으로써 상기 제1 풀-다운 트랜지스터를 턴-온시키는, 디스플레이 장치
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제22항에 있어서,상기 풀-다운 트랜지스터 제어부는, 게이트가 상기 제1 클록 신호에 연결되고 일단이 상기 제1 클록 신호에 연결되고 타단이 제2 부트스트랩 노드에 연결됨으로써, 상기 제1 클록 신호에 따라 상기 제2 부트스트랩 노드를 충전하는 제5 트랜지스터;게이트가 상기 제2 부트스트랩 노드에 연결되고 드레인이 상기 제2 클록 신호에 연결되고 소스가 제2 노드에 연결되는 제6 트랜지스터;게이트가 제3 클록 신호에 연결되고 드레인이 상기 제2 부트스트랩 노드에 연결되고 소스가 상기 기준 전위에 연결됨으로써, 상기 제3 클록 신호에 따라 상기 제2 부트스트랩 노드의 전하를 상기 기준 전위로 방전하는 제7 트랜지스터;게이트가 상기 제3 클록 신호에 연결되고 드레인이 상기 제2 노드에 연결되고 소스가 상기 기준 전위에 연결됨으로써, 상기 제3 클록 신호에 따라 상기 제2 노드의 전하를 상기 기준 전위로 방전하는 제8 트랜지스터; 및일단이 제2 부트스트랩 노드에 연결되고 타단이 제2 노드에 연결되는 제2 커패시터(C2);를 포함하는, 디스플레이 장치
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제23항에 있어서,하이 상태의 상기 제1 클록 신호가 상기 제5 트랜지스터에 인가됨으로써 상기 제2 부트스트랩 노드가 프리차지(pre-charge)된 후, 상기 제6 트랜지스터에 연결된 상기 제2 클록 신호가 하이 상태가 됨에 따라 상기 제2 부트스트랩 노드가 부트스트랩되며, 상기 부트스트랩된 제2 부트스트랩 노드로 인해 상기 제1 풀-다운 트랜지스터가 턴-온됨으로써 상기 출력 노드의 전하가 상기 기준 전위로 방전되는, 디스플레이 장치
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제14항에 있어서,상기 디스플레이 장치는, 상기 입력 노드에 충전된 전하를 방전함으로써 상기 게이트 드라이버를 리셋하는 리셋 트랜지스터를 더 포함하는, 디스플레이 장치
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제14항에 있어서,상기 게이트 드라이버는, 산화물 박막 트랜지스터(oxide TFT), 유기물 박막 트랜지스터(organic TFT), 수소화 비정질 박막 트랜지스터(a-Si:H), 또는 폴리실리콘 박막 트랜지스터(Poly-Si TFT)를 이용하여 구현되는, 디스플레이 장치
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