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기판 상부에 형성된 게이트 전극;상기 기판 상부에 상기 게이트 전극을 감싸며 형성된 게이트 절연막;상기 게이트 절연막 상부에 상호 이격되어 형성된 제1 소스 전극 및 제1 드레인 전극;상기 제1 소스 전극 상부에 형성되며, 상기 게이트 절연막으로부터 부상(浮上)된 제1 연장부를 가지는 제2 소스 전극;상기 제1 드레인 전극 상부에 형성되고, 상기 게이트 절연막으로부터 부상(浮上)된 제2 연장부를 가지며, 상기 제2 소스 전극과 상호 이격되어 있는 제2 드레인 전극; 및상기 게이트 절연막 상부의 상기 제1 및 제2 소스 전극과 상기 제1 및 제2 드레인 전극의 상호 이격된 영역에 형성된 반도체층을 포함하여 이루어지는 박막 트랜지스터
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제1항에 있어서,상기 기판은 유리, 석영, 폴리이미드(Polyimide), 폴리에틸렌나프탈레이트(Polyethylenenaphthalate), 폴리카보네이트(Polycarbonate), 폴리에틸렌테레프탈레이트(Polyethyleneterephthalate), 폴리카보네이트(Polycarbonate), 폴리아크릴레이트(Polyacrylate), 폴리에테르설폰(Polyethersulfone) 중에서 선택된 어느 하나의 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터
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제1항에 있어서,상기 게이트 절연막은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 탄탈륨 산화물 중에서 선택된 어느 하나의 산화물 또는 폴리비닐페놀(Polyvinyl Phenol), 폴리비닐알콜(Polyvinyl Alchol), 폴리이미드(Polyimide) 중에서 선택된 어느 하나의 유기물인 것을 특징으로 하는 박막 트랜지스터
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제1항에 있어서,상기 제1 및 제2 소스 전극과 상기 제1 및 제2 드레인 전극은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 중에서 선택된 어느 하나의 금속 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터
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제4항에 있어서,상기 제1 소스 전극 및 제1 드레인 전극과 상기 제2 소스 전극 및 제2 드레인 전극은 서로 다른 금속 및 금속 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터
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제1항에 있어서,상기 반도체층은 실리콘(Si), 게르마늄(Ge), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide) 중에서 선택된 어느 하나의 무기물 또는 펜타센(Pentacene) 계열, 폴리싸이오펜(Polythiophene) 계열, 테트라센(Tetracene) 계열 중에서 선택된 어느 하나의 유기물로 이루어지는 것을 특징으로 하는 박막 트랜지스터
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제1항에 있어서,상기 제1 소스 전극 및 제1 드레인 전극의 두께는 10㎚ ~ 100㎚인 것을 특징으로 하는 박막 트랜지스터
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기판 상부에 게이트 전극을 형성하는 단계;상기 기판 상부에 상기 게이트 전극을 감싸며 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부에 제1 소스/드레인 전극층과 제2 소스/드레인 전극층을 순차적으로 형성하는 단계;상기 제2 소스/드레인 전극층을 패터닝하여, 상기 제1 소스/드레인 전극층 상부에 상호 이격되며, 지지부와 상기 지지부로부터 연장된 연장부로 이루어지는 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계;상기 제1 소스/드레인 전극층을 패터닝하여, 상기 제2 소스 전극 및 제2 드레인 전극의 지지부 하부에 상호 이격된 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계; 및상기 게이트 절연막 상부의 상기 제1 및 제2 소스 전극과 상기 제1 및 제2 드레인 전극의 상호 이격된 영역에 반도체층을 형성하는 단계를 포함하여 이루어지는 박막 트랜지스터의 제조방법
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제9항에 있어서,제1 소스/드레인 전극층 및 제2 소스/드레인 전극층은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 중에서 선택된 어느 하나의 금속 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법
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제10항에 있어서,상기 제1 소스/드레인 전극층 및 제2 소스/드레인 전극층은 서로 다른 금속 및 금속 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법
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제9항에 있어서,상기 제1 소스/드레인 전극층은 10㎚ ~ 100㎚의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법
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제9항에 있어서,상기 게이트 전극, 게이트 절연막, 제1 소스/드레인 전극층, 제2 소스/드레인 전극층 및 반도체층은 진공 증착, 화학 기상 증착(Chemical Vapor Deposition), 유기 기상 증착(Organic Vapor Phase Deposition), 스핀 코팅(Spin Coating), 잉크젯 프린팅(Ink Jet Printing), 오프셋 프린팅(Offset Printing) 중에서 선택된 어느 하나의 방법에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법
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제9항에 있어서,상기 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계는,상기 제1 소스/드레인 전극층이 제2 소스 전극 및 제2 드레인 전극의 지지부와 연장부의 하부에만 존재하도록 상기 제1 소스/드레인 전극층을 1차 습식 식각하는 단계; 및상기 제1 소스/드레인 전극층이 상기 제2 소스 전극 및 제2 드레인 전극의 지지부 하부에만 존재하도록 제1 소스/드레인 전극층을 2차 습식 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법
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