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전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩 전송 방법 및 이 방법을 이용하는 래퍼 회로

  • 기술번호 : KST2014003020
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 딜레이-인센시티브(Delay-Insensitive; 이하 DI라함)지연 모델을 갖는 비동기식 회로에 3치 전압 레벨을 사용하여 전송선과 스위칭수를 줄이는 하이브리드 터너리 데이터 전송 방법 과 이 방법을 이용하여 다양한 비동기 프로토콜과의 데이터 송신 및 수신을 위한 래퍼를 제공하기 위한 전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩 전송 방법 및 이 방법을 이용하는 래퍼 회로가 개시된다. 본 발명은 하나의 전송선에 3치의 데이터(3-valued data)를 이용하여 구동 전압인 VDD를 의미하는 '1' 과 그라운드 전압인 VSS를 의미하는 '0' 의 2 비트의 데이터로 조합 가능한 '00', '01', '10', '11'신호를 구동전압 VDD의 1/2값(VDD/2)인 신호천이 데이터 'H'를 이용하여, 'HH'를 무효 상태로 두고 2 비트의 데이터인 'H0', 'H1', 0H', '1H' 로 24가지 경우의 신호로 인코딩 하는 것이다.
Int. CL H04L 12/433 (2006.01) H04L 12/28 (2006.01) G11C 15/00 (2006.01) G06F 12/00 (2006.01)
CPC H04L 12/433(2013.01) H04L 12/433(2013.01)
출원번호/일자 1020070001537 (2007.01.05)
출원인 충북대학교 산학협력단
등록번호/일자 10-0873159-0000 (2008.12.03)
공개번호/일자 10-2008-0064532 (2008.07.09) 문서열기
공고번호/일자 (20081210) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.01.05)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 충북대학교 산학협력단 대한민국 충청북도 청주시 서원구

발명자

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번호 이름 국적 주소
1 임영일 대한민국 충북 청주시 흥덕구
2 이제훈 대한민국 충북 청주시 흥덕구
3 조경록 대한민국 충북 청주시 흥덕구

대리인

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번호 이름 국적 주소
1 윤의상 대한민국 충청북도 청주시 흥덕구 풍산로 **, 충북중소기업종합지원센타 *층 한울국제특허법률사무소 (가경동)

최종권리자

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번호 이름 국적 주소
1 충북대학교 산학협력단 대한민국 충청북도 청주시 서원구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.01.05 수리 (Accepted) 1-1-2007-0013420-12
2 선행기술조사의뢰서
Request for Prior Art Search		 2007.10.11 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2007.11.09 수리 (Accepted) 9-1-2007-0065988-27
4 의견제출통지서
Notification of reason for refusal		 2008.02.28 발송처리완료 (Completion of Transmission) 9-5-2008-0112641-10
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2008.04.28 수리 (Accepted) 1-1-2008-0302590-90
6 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2008.05.28 수리 (Accepted) 1-1-2008-0382425-28
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2008.06.30 수리 (Accepted) 1-1-2008-0471271-59
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2008.07.28 수리 (Accepted) 1-1-2008-0539957-33
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.08.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0610661-24
10 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.08.27 수리 (Accepted) 1-1-2008-0610663-15
11 등록결정서
Decision to grant		 2008.11.12 발송처리완료 (Completion of Transmission) 9-5-2008-0571776-63
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.28 수리 (Accepted) 4-1-2014-5103343-45
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.06.17 수리 (Accepted) 4-1-2015-5081402-70
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.05.15 수리 (Accepted) 4-1-2018-5086612-26
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.07.06 수리 (Accepted) 4-1-2020-5149268-82
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
하나의 전송선에 3치의 데이터(3-valued data)를 이용하여 구동 전압인 VDD를 의미하는 '1' 과 그라운드 전압인 VSS를 의미하는 '0' 의 2 비트의 데이터로 조합 가능한 '00', '01', '10', '11'신호를 구동전압 VDD의 1/2값(VDD/2)인 신호천이 데이터 'H'를 이용하여, 'HH'를 무효 상태로 두고 2 비트의 데이터인 'H0', 'H1', 0H', '1H' 로 24가지 경우의 신호로 인코딩 하는 전송선과 스위칭수를 줄이는 하이브리드 터너리 인코딩 전송 방법
2 2
입력 신호 D[i-1]0를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 1 C 엘리먼트회로(101A), 입력 신호 D[i-1]1를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 2 C 엘리먼트회로(101B), 입력 신호 D[i-1]2를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 3 C 엘리먼트회로(101C), 입력신호 D[i-1]3를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 4 C 엘리먼트회로(101A~101D); 상기 제 1 C 엘리먼트회로(101A)의 출력신호 및 상기 제 2 C 엘리먼트회로(101B)의 출력 신호를 입력받는 제 2 NOR회로(120B); 상기 제 2 NOR회로(120B)의 입력측에 접속되어 상기 제 1 C 엘리먼트회로(101A)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 12 및 상기 제 2 C 엘리먼트회로(101B)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 12; 상기 제 2 NOR회로(120B)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 12 및 NMOS 12의 사이에서 출력되는 신호 D[i]b의 사이에 전기 접속되는 NMOS22; 상기 제 3 C 엘리먼트회로(101C)의 출력신호 및 상기 제 4 C 엘리먼트회로(101D)의 출력 신호를 입력받는 제 1 NOR회로(120A); 상기 제 1 NOR회로(120A)의 입력측에 접속되어 상기 제 3 C 엘리먼트회로(101C)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 11 및 상기 제 4 C 엘리먼트회로(101D)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 11; 상기 제 1 NOR회로(120A)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 11 및 NMOS 11의 사이에서 출력되는 신호 D[i]a의 사이에 전기 접속되는 NMOS 21; 상기 제 1 NOR회로(120A) 및 제 2 NOR회로(120B)의 출력단에 접속되어 확인신호 ack[i-1]를 출력하기 위한 AND 회로(130)로 구성된 송신래퍼(100); 상기 송신래퍼(100)의 출력신호 D[i]a를 각각 입력받기 위한 고속 디지털 입력 버퍼인 제 1 HIB회로(210A) 및 제 1 LIB회로(220A); 상기 송신래퍼의 출력신호 D[i]b를 각각 입력받기 위한 고속 디지털 입력 버퍼인 제 2 HIB회로(210B) 및 제 2 LIB회로(220B); 상기 제 1 HIB회로(210A)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 4 C 엘리먼트 회로(230D), 상기 제 1 LIB회로(220A)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 3 C 엘리먼트 회로(230C), 상기 제 2 HIB회로(210B)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 2 C 엘리먼트 회로(230B) 및 상기 제 2 LIB회로(220B)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 1 C 엘리먼트 회로(230A); 상기 제1 C 엘리먼트회로(230A), 제2 C 엘리먼트회로(230B), 제3 C 엘리먼트회로(230C), 제4 C 엘리먼트회로(230D에서 각각 출력되는 출력데이터 D[i+1]0, D[i+1]1, D[i+1]2, D[i+1]3를 입력받음과 동시에 확인신호 ack[i]를 출력하는 NOR 회로(240)로 구성된 수신래퍼(200)를 포함하는 하이브리드 터너리 데이터 전송 방법과 1-of-4 데이터 전송 방법간의 프로토콜 호환을 위한 래퍼 회로
3 3
입력 신호 D[i-1]a, D[i-1]b를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 1 C-AND(101A), 입력 신호 D[i-1]a, 를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 2 C-AND(101B), 입력 신호 D[i-1]b, 를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 3 C-AND(101C), 입력 신호 , 를 제 1 입력으로 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 4 C-AND(101D); 상기 제 1 C-AND회로(101A)의 출력신호 및 상기 제 2 C-AND회로(101B)의 출력 신호를 입력받는 제 1 NOR회로(120A); 상기 제 1 NOR회로(120A)의 입력측에 접속되어 상기 제 1 C-AND회로(101A)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 11 및 상기 제 1 NOR회로(120A)의 입력측에 접속되어 상기 제 2 C-AND회로(101B)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 11; 상기 제 1 NOR회로(120A)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 11 및 NMOS 11의 사이에서 출력되는 신호 D[i]a의 사이에 전기 접속되는 NMOS21; 상기 제 3 C -AND회로(101C)의 출력신호 및 상기 제 4 C -AND회로(101D)의 출력 신호를 입력받는 제 2 NOR회로(120B); 상기 제 2 NOR회로(120B)의 입력측에 접속되어 상기 제 3 C -AND회로(101C)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 12 및 상기 제 4 C-AND회로(101D)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 12; 상기 제 2 NOR회로(120B)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 12 및 NMOS 12의 사이에서 출력되는 신호 D[i]b의 사이에 전기 접속되는 NMOS 22; 상기 제 1 NOR회로(120A) 및 제 2 NOR회로(120B)의 출력단에 접속되어 확인신호 ack[i-1]를 출력하기 위한 NAND 회로(130)로 구성된 송신래퍼(100); 상기 송신래퍼(100)의 출력신호 D[i]a를 각각 입력받기 위한 고속 디지털 입력 버퍼인 제 1 HIB회로(210A) 및 제 1 LIB회로(220A); 상기 송신래퍼의 출력신호 D[i]b를 각각 입력받기 위한 고속 디지털 입력 버퍼인 제 2 HIB회로(210B) 및 제 2 LIB회로(220B); 상기 제 1 HIB회로(210A)의 출력신호와 제 2 HIB회로(210B)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 4 C OR회로(230D), 상기 제 1 LIB회로(220A)의 출력신호와 제 2 LIB회로(220B)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 3 C OR회로(230C), 상기 제 1 HIB회로(210A)의 출력신호와 제 1 LIB회로(220A)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 2 C OR회로(230B) 및 상기 제 2 HIB회로(210B)의 출력신호와 제 2 LIB회로(220B)의 출력신호 및 확인신호 ack[i-1]를 입력받기 위한 제 1 C OR회로(230A); 상기 제1 C-OR회로(230A)에서 출력되는 D[i+1]a 신호, 제2 C-OR회로(230B)에서 출력되는 신호, 제3 C-OR회로(230C)에서 출력되는 D[i+1]b신호 및 제4 C-OR회로(230D)에서 출력되는 신호를 입력받아 확인신호 ack[i]를 출력하는 NOR 회로(240)로 구성된 수신래퍼(200)를 포함하는 하이브리드 터너리 데이터 전송 방법과 2 선식 전송 방법간의 프로토콜 호환을 위한 래퍼 회로
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제 3항에 있어서, 상기 C-AND회로(101A~101D)는 전원전위 VDD와 접지전위 사이에 확인신호 ack를 게이트로 입력받는 PMOS31에 서로 드레인과 소오스단이 접속되어 쌍을 이루며, 입력신호 ina를 게이트로 입력받는 PMOS 32 및 입력신호 inb를 게이트로 입력받는 PMOS 33과 입력신호 ina를 게이트로 입력받는 NMOS 31 및 입력신호 및 inb를 게이트로 입력받는 NMOS 32와 확인신호 ack를 게이트로 입력받는 NMOS 33이 순차적으로 접속되어 구성되며, PMOS 32 및 PMOS 33와 NMOS 31사이에 전기 접속된 인버터(I11)로 구성되는 것을 특징으로 하는 하이브리드 터너리 데이터 전송 방법과 2 선식 전송 방법간의 프로토콜 호환을 위한 래퍼 회로
5 5
제 3항에 있어서, 상기 C-OR회로(230A~230D)는 전원전위 VDD와 접지전위 사이에 확인신호 ack를 게이트로 입력받는 PMOS41과 입력신호 inb를 게이트로 입력받는 PMOS 42와 입력신호 ina를 게이트로 입력받는 PMOS 43이 순차적으로 접속되며, 상기 PMOS 43에 서로 드레인과 소오스단이 접속되어 쌍을 이루며, 입력신호 ina inb를 게이트로 입력받는 NMOS 41 및 NMOS 42과 확인신호 ack를 게이트로 입력받는 NMOS 43이 접속되어 구성되며, NMOS 41 및 NMOS 42 및 PMOS 43사이에서 전기 접속된 인버터(I21)로 구성되는 것을 특징으로 하는 하이브리드 터너리 데이터 전송 방법과 2 선식 전송 방법간의 프로토콜 호환을 위한 래퍼 회로
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입력 신호 D[i-1]a를 입력받는 제 1 HIB(310A) 및 입력신호 D[i-1]b 를 입력받는 제 2 HIB(310B)의 출력을 제 1 입력으로, 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 1 C-AND(101A), 입력 신호 D[i-1]a를 입력받는 제 1 HIB(310A) 및 입력신호 D[i-1]b 를 입력받는 제 2 LIB(320B)의 출력을 제 1 입력으로, 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 2 C-AND(101B),입력 신호 D[i-1]a를 입력받는 제 2 LIB(320A) 및 입력신호 D[i-1]b 를 입력받는 제 2 HIB(310B)의 출력을 제 1 입력으로, 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 3 C-AND(101C), 입력 신호 D[i-1]a를 입력받는 제 1 LIB(310B) 및 입력신호 D[i-1]b 를 입력받는 제 2 LIB(320B)의 출력을 제 1 입력으로, 인버터(I10)를 통과한 확인신호인 ack[i]를 제 2 입력으로 하는 제 1 C-AND(101D); 상기 제 1 C-AND회로(101A)의 출력신호 및 상기 제 2 C-AND회로(101B)의 출력 신호를 입력받는 제 1 NOR회로(120A); 상기 제 1 NOR회로(120A)의 입력측에 접속되어 상기 제 1 C-AND회로(101A)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 11 및 상기 제 2 C-AND회로(101B)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 11; 상기 제 1 NOR회로(120A)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 11 및 NMOS 11의 사이에서 출력되는 신호 D[i]a의 사이에 전기 접속되는 NMOS21; 상기 제 3 C -AND회로(101C)의 출력신호 및 상기 제 4 C -AND회로(101D)의 출력 신호를 입력받는 제 2 NOR회로(120B); 상기 제 2 NOR회로(120B)의 입력측에 접속되어 상기 제 3 C -AND회로(101C)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 12 및 상기 제 4 C-AND회로(101D)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 12; 상기 제 2 NOR회로(120B)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 12 및 NMOS 12의 사이에서 출력되는 신호 D[i]b의 사이에 전기 접속되는 NMOS 22; 상기 제 1 NOR회로(120A) 및 제 2 NOR회로(120B)의 출력단에 접속되어 확인신호 ack[i-1]를 출력하기 위한 NAND 회로(130)로 구성된 송신래퍼(100); 상기 송신래퍼(100)의 출력신호 D[i]a를 입력받는 제 3 HIB(210A)와 상기 송신래퍼(100)의 출력신호 D[i]b를 입력받는 제 3 LIB(220A)와 확인신호 ack[i+1]를 입력받기 위한 제 1 C-OR회로(230A), 상기 송신래퍼(100)의 출력신호 D[i]b를 입력받는 제 4 HIB(210B)와 상기 송신래퍼(100)의 출력신호 D[i]b를 입력받는 제 4 LIB(220B)와 확인신호 ack[i+1]를 입력받기 위한 제 2 C-OR회로(230B), 상기 송신래퍼(100)의 출력신호 D[i]a를 입력받는 제 3 HIB(210A)와 상기 송신래퍼(100)의 출력신호 D[i]b를 입력받는 제 4 HIB(210B)와 확인신호 ack[i+1]를 입력받기 위한 제 3 C-OR회로(230C), 상기 송신래퍼(100)의 출력신호 D[i]a를 입력받는 제 3 LIB(220A)와 상기 송신래퍼(100)의 출력신호 D[i]b를 입력받는 제 4 LIB(220B)와 확인신호 ack[i+1]를 입력받기 위한 제 4 C-OR회로(230D); 상기 제 1 C-OR회로(230A)의 출력신호 및 상기 제 2 C-OR회로(230B)의 출력 신호를 입력받는 제 1 NOR회로(310A); 상기 제 1 NOR회로(310A)의 입력측에 접속되어 상기 제 1 C-OR회로(230A)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 45 및 상기 제 2 C-OR회로(230B)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 45; 상기 제 1 NOR회로(310A)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 45 및 NMOS 45의 사이에서 출력되는 신호 D[i+1]b의 사이에 전기 접속되는 NMOS 46; 상기 제 3 C -OR회로(230C)의 출력신호 및 상기 제 4 C -OR회로(230D)의 출력 신호를 입력받는 제 2 NOR회로(310B); 상기 제 2 NOR회로(310B)의 입력측에 접속되어 상기 제 3 C -OR회로(230C)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 46 및 상기 제 4 C-OR회로(230D)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 48; 상기 제 2 NOR회로(310B)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 46 및 NMOS 48의 사이에서 출력되는 신호 D[i+1]b의 사이에 전기 접속되는 NMOS 47; 상기 제 1 NOR회로(310A) 및 제 2 NOR회로(310B)의 출력단에 접속되어 확인신호 ack[i-1]를 출력하기 위한 NAND 회로(329)로 구성된 송신래퍼(200)로 구성되는 것을 특징으로 하는 하이브리드 터너리 데이터 전송 방법과 터너리 전송 방법간의 프로토콜 호환을 위한 래퍼 회로
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입력 신호 D[i-1]a, D[i-1]b 를 제 1 입력으로, 인버터(I13)를 통과한 확인신호인 ack[i] 및 요구 신호 req[i-1]를 AND회로(410)에서 연산하여 제 2 입력으로 하는 제 1C-AND(101A), 제 2C-AND(101B), 제 3 C-AND(101C) 및 제 4C-AND(101D); 상기 제 1 C-AND회로(101A)의 출력신호 및 상기 제 2 C-AND회로(101B)의 출력 신호를 입력받는 제 1 NOR회로(120A); 상기 제 1 NOR회로(120A)의 입력측에 접속되어 상기 제 1 C-AND회로(101A)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 11 및 상기 제 2 C-AND회로(101B)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 11; 상기 제 1 NOR회로(120A)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 11 및 NMOS 11의 사이에서 출력되는 신호 D[i]a의 사이에 전기 접속되는 NMOS21; 상기 제 3 C -AND회로(101C)의 출력신호 및 상기 제 4 C -AND회로(101D)의 출력 신호를 입력받는 제 2 NOR회로(120B); 상기 제 2 NOR회로(120B)의 입력측에 접속되어 상기 제 3 C -AND회로(101C)의 출력신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 12 및 상기 제 4 C-AND회로(101D)의 출력 신호를 게이트로 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 12; 상기 제 2 NOR회로(120B)의 출력신호를 게이트로 입력받으며, 전원전위 VDD/2와 상기 PMOS 12 및 NMOS 12의 사이에서 출력되는 신호 D[i]b의 사이에 전기 접속되는 NMOS 22; 상기 제 1 NOR회로(120A) 및 제 2 NOR회로(120B)의 출력단에 접속되어 확인신호 ack[i-1]를 출력하기 위한 NAND 회로(130)로 구성된 송신래퍼(100); 상기 송신래퍼(100)의 출력신호 D[i]a, D[i]b와 확인신호 ack[i+1]를 각각 입력받기 위한 고속 디지털 입력 버퍼인 HIB회로(210A, 220A) 및 LIB회로(220A, 220B); 상기 HIB회로(210A, 220A) 및 상기 LIB회로(220A, 220B)에서 출력된 네 개의 신호를 입력받기 위한 제 1 C-엘리먼트회로(410A), 제 2 C-엘리먼트회로(410B), 제3 C-엘리먼트회로(410C)및 제 4 C-엘리먼트회로(410D); 상기 제 1 C-엘리먼트회로(410A) 및 제 2 C-엘리먼트회로(410B)의 출력신호를 연산하여 확인신호인 ack[i] 및 요구 신호 req[i+1]를 연산하기 위한 제 1 NOR회로(420); 상기 제 1 C-엘리먼트회로(410A)의 출력신호를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 51, 상기 제 2 C-엘리먼트회로(410B)의 출력신호 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 52, 확인신호인 ack[i+1]를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 52 및 반전된 확인신호인 ack[i+1]를 각각 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 52; 상기 제 3 C-엘리먼트회로(410C)의 출력신호를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 53, 상기 제 4 C-엘리먼트회로(410D)의 출력신호 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 54, 확인신호인 ack[i+1]를 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 PMOS 54 및 반전된 확인신호인 ack[i+1]를 각각 입력받기 위하여 전원전위 VDD와 접지전위사이에 직렬 접속된 NMOS 53으로 구성된 송신래퍼(200)로 구성되는 것을 특징으로 하는 하이브리드 터너리 데이터 전송 방법과 번들 데이터 전송 방법간의 프로토콜 호환을 위한 래퍼 회로
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